Intel QuickPath Interconnect: differenze tra le versioni

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QPI rappresenta per molti versi l'alternativa Intel a [[HyperTransport]], standard di comunicazione utilizzato da [[Advanced Micro Devices|AMD]] nelle proprie architetture [[Athlon 64]], [[Opteron]] e [[Phenom]]. In realtà l'idea alla base di un BUS seriale non è stata creata nemmeno da AMD, ma anzi è molto più vecchia, essendo stata sviluppata per la prima volta per il processore [[DEC Alpha|Alpha 21364 (EV7)]] dal team di sviluppo [[Digital Equipment Corporation|DEC]]. Dato che buona parte del team di sviluppo dei processori Alpha è stato poi assorbito da Intel per lo sviluppo dei processori Itanium 2, non stupisce vedere molti punti di contatto tra le due tecnologie.

Le soluzioni precedenti basate sul tradizionale BUS di sistema ormai cominciavano a mostrare i loro limiti prestazionali soprattutto in ambito server e più precisamente in ambito [[multiprocessore]], dove ormai erano presenti veri e propri colli di bottiglia nella comunicazione tra le varie [[CPU]] e i [[chipset]]. Lo scopo primario del BUS QPI è quello di permettere al [[processore]] di comunicare direttamente con i vari altri componenti collegati alla [[motherboard]], beneficiando quindi di una [[banda passante]] maggiore e di latenze sempre più ridotte. La caratteristica peculiare di QPI è quella di essere una tecnologia di connessione "point-to-point" che elimina gli svantaggi portati da un solo BUS condiviso tra tutti i processori, il controller memoria e il controller [[I/O]]. Nella sua prima incarnazione, all'interno del [[core (Hardware)|core]] Bloomfield, QPI utilizza collegamenti da 6,4 Gigatransfers al secondo, per un'ampiezza di banda totale complessiva che può arrivare fino a 25 GB/s per ciascun collegamento (la metà, 12,8 GB/s, in ciascuna direzione); in altre parole, ogni processore presente nel sistema comunica con il chipset mediante un collegamento da 25 GB/s di banda passante. Va precisato che il BUS QPI è di tipo bidirezionale con un canale da 20 [[bit]] in ciascuna direzione; di questi 20 bit, solo 16 sono riservati al trasferimento effettivo dei dati da elaborare, mentre gli altri 4 vengono utilizzati come [[bit di parità]], ovvero come codici di correzione dell'errore, in maniera analoga a come avviene nelle memorie [[RAM]] con [[Error-correcting code|ECC]].

== Prestazioni di QPI a confronto con il tradizionale BUS Quad Pumped ==

Fino all'architettura precedente a Nehalem, la [[Intel Core Microarchitecture]], Intel ha utilizzato il tradizionale BUS parallelo, che dall'introduzione dell'architettura [[NetBurst]] del [[Pentium 4]] è diventato di tipo [[Quad Pumped]], in grado cioè di trasferire 4 [[istruzioni per ciclo]] di clock.

Nella sua ultima incarnazione esso è arrivato ad essere pari a 1600 [[Hertz|MHz]] (all'interno di alcune particolari versioni del processore [[Core 2 Extreme]] [[Yorkfield]]), pari in realtà ad un BUS Quad Pumped da 400 MHz. Siccome però il trasferimento degli indirizzi richiede 2 cicli di clock, si ha una velocità di 200 MT/s per una banda complessiva (il BUS Quad Pumped è a [[64 bit]]) pari a 12,8 GBGb/s, da divideresuddividere pertra i cicli di lettura e scrittura.

Appare evidente quindi come già la prima incarnazione del nuovo BUS QPI ha consentito di raddoppiare

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[[Categoria:Microprocessore]]

[[Categoria:Bus]]

[[Categoria:Prodotti Intel]]