ADC a pipeline: differenze tra le versioni

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Un '''ADC a pipeline''' è un particolare [[convertitore analogico-digitale]] (ADC) che offre ottime prestazioni dal punto di vista del [[throughput]] (èsebbene secondo soloinferiori al [[convertitoreflash flashADC]]) e che copre un ampio range di risoluzioni. Per quanto riguarda il '''throughput''' ad oggi andiamo da velocità di conversione di 200 [[Sample per second|MSPS]] per le risoluzioni più basse a 1 MSPS per le risoluzioni più alte. Le risoluzioni tipiche vanno dagli 8 ai 24 bit.

Il Pipeline è largamente usato perché accompagna, accanto ad elevate velocità di conversione, anche costi di costruzione e ingombro molto inferiori ai flash di uguale risoluzione.

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== Principio di funzionamento ==

[[ImmagineFile:Pipeline generale1.jpg|miniaturathumb|verticaleupright=2|sinistra1.4|Schema a blocchi di un ADC a pipeline]]

[[Immagine:Pipeline generale1.jpg|miniatura|verticale=2|sinistra|Schema a blocchi di un ADC a pipeline]]

Il pipeline è composto da più stadi collegati in cascata.

Il circuito logico non modifica l'uscita dei singoli stadi, ma introduce solo un ritardo, in quanto prima di rendere il campione disponibile in uscita, devobisogna aspettare che sia passato attraverso tutti gli stadi. Quindi l'uscita finale ad m bit altro non è che la sequenza delle uscite dei singoli stadi. Quindi alla fine hosi ottiene un numero di bit pari al numero di bit in uscita da ogni stadio moltiplicati per il numero p di stadi(nello schema abbiamo 4 stadi).

=== Analisi di un singolo stadio ===

[[ImmagineFile:Pipeline stadio.jpg|miniaturathumb|verticaleupright=2|destra1.4|Primo stadio di un ADC a pipeline]]

[[Immagine:Pipeline stadio.jpg|miniatura|verticale=2|destra|Primo stadio di un ADC a pipeline]]

Analizziamo ora il primo stadio. È da notare che tutti gli stadi sono uno identico all'altro, quindi è sufficiente spiegare il funzionamento del primo per capire come funziona tutta la struttura.

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Il campione così ottenuto va in ingresso a un sommatore che ne fa la differenza col campione analogico originale, ottenendo come risultato appunto l'errore di quantizzazione.

Infine l'errore di quantizzazione va in ingresso a un amplificatore di gudagnoguadagno ''2''ⁿ, in modo da poter sfruttare al massimo l'intervallo di conversione del flash e l'uscita dell'amplificatore costituisce l'ingresso del 2ºstadio. Gli stadi successivi al primo quindi non fanno altro che convertire l'errore di quantizzazione.

==== Esempio di funzionamento ====

Analizziamo meglio il funzionamento tramite un esempio numerico. Poniamo di avere un pipeline a 2 stadi e che in ogni stadio ci sia un flash con risoluzione di 3 bit in grado di convertire tensioni in un range da 0 a 8 volt.

Poniamo di avere un pipeline a 2 stadi e che in ogni stadio ci sia un flash con risoluzione di 3 bit in grado di convertire tensioni in un range da 0 a 8 volt.

Definiamo ''V''_ref come la massima tensione convertibile dal flash. La risoluzione del flash in termini di ampiezza sarà: <math>R</math>=<math>\frac{Vref}{2^n}</math>=<math>\frac{8}{2^3}</math>=<math>1V</math>

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Continuando ad aggiungere stadi si va a diminuire l'errore di quantizzazione, ottenendo così approssimazioni sempre migliori del segnale originale.

Di contro l'aumento del numero di stadi fa aumentare anche proporzianalmenteproporzionalmente il costo del Pipeline oltre che il [[throughput]].

L'esempio rende chiaro che dal primo stadio si ottengono gli [[bit più significativo|MSB]] e via via i bit meno significativi dagli altri stadi. Quindi il primo stadio è il punto più critico del sistema in quanto è quello dove commetto l'errore più significativo, e che quindi devo progettare con maggior cura. Proprio per questo motivo spesso il primo stadio ha un flash con più bit rispetto agli stadi successivi, sia per ridurre l'errore di quantizzazione, sia per rendere meno significativi eventuali errori nella conversione.

==Tempo di latenza e Tempo di conversione==

== Tempo di latenza e Tempo di conversione ==

Si definisce [[latenza|tempo di latenza]] il tempo necessario affinché il primo campione convertito sia disponibile in uscita al convertitore.

Nel caso del pipeline il tempo di latenza sarà uguale al tempo necessario affinché il primo campione sia passato attraverso tutti gli stadi, quindi sarà uguale al tempo di clock moltiplicato il numero di stadi.

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Da questa tabella si capisce anche la necessità del circuito logico, che deve introdurre dei ritardi alle uscite dei singoli stadi perché appunto il campione convertito non è tutto disponibile subito in uscita, ma deve passare attraverso tutti gli stadi e per fare questo impiega diversi istanti di clock.

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