Sandy Bridge: differenze tra le versioni

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'''Sandy Bridge''' (precedentemente conosciuta come '''Gesher''') è il nome in codice dell'architettura [[x86]] di decimaseconda generazione sviluppata da [[Intel]] per i propri [[microprocessore|microprocessori]] andando a succedere all'architettura di nona generazione [[Nehalem (hardware)|Nehalem]], anzi alla sua evoluzione a [[32 nm]] [[Westmere (hardware)|Westmere]].

Questa architettura ha debuttato il [[9 gennaio]] [[2011]].

Il nome "Gesher" venne abbandonato il [[17 aprile]] [[2007]] perché si trattava del nome di un partito politico [[israele|israeliano]]; questa nuova architettura infatti, al pari di quanto avvenuto per l'architettura di ottava generazione arrivata sul mercato a metà [[2006]] e conosciuta come [[Intel Core Microarchitecture]], è in sviluppo presso il centro Intel situato ad [[Haifa]] in [[Israele]], a differenza di quanto avvenuto per le architetture di nona e undicesima generazione, rispettivamente [[Nehalem (hardware)|Nehalem]] e [[Haswell (hardware)|Haswell]], sviluppate presso il centro Intel situato a [[Hillsboro (Oregon)|Hillsboro]] in [[Oregon]], negli [[Stati Uniti d'America|Stati Uniti]].

== Caratteristiche tecniche ==

[[File:Sandy Bridge (architettura).svg|thumb|Schema della struttura dell'architettura Sandy Bridge.]]

Sandy Bridge prevede processori realizzati mediante processo produttivo a 32  nm e disponibili in varie versioni fino a [[multicore|6 core]] e funzionanti a frequenze che raggiungono i 3,6  GHz (3,9  GHz con [[Intel Turbo Boost|Intel Turbo Boost Technology]]). È previsto che la dotazione di [[cache]] per ogni [[core (Hardware)|core]] sia di 80 KB per la L1 (con un tempo di lettura di 3 cicli di clock), 256 KB per la L2 (8 cicli).

Inizialmente si era parlato anche di una cache L2 di 512 KB e una L3 di 2-3 MB per ogni core (da 33 cicli), per un totale quindi di ben 24 MB di cache L3 per un processore a 8 core. Successivamente si è saputo però che l'approccio della cache rimarrà molto simile a quello dell'architettura Nehalem, e quindi le L1 e L2 saranno ad accesso esclusivo per ciascun core, mentre quella L3 sarà una sola condivisa e allocata dinamicamente tra tutti i core, in maniera quindi differente da come avveniva per la L2 nell'architettura "Core" dei [[Core 2 Duo]] dove essa era unica per ogni coppia di core, ma analogamente a quanto avviene nell'architettura che sta precedendo Sandy Bridge, la già citata Nehalem. In effetti così come Nehalem si ispirava alla precedente "Core" migliorandone diversi aspetti, così anche Sandy Bridge riprenderà diverse scelte architetturali introdotte con Nehalem affinate grazie ai progressi tecnologici, ma necessita di un nuovo tipo di [[socket (hardware)|socket]] (LGA 1155)<ref name="nota2">[{{Cita web |url=http://www.tomshw.it/cont/news/intel-sandy-bridge-prepariamoci-a-un-nuovo-socket/23950/1.html |titolo=Intel Sandy Bridge, prepariamoci a un nuovo socket] |accesso=10 febbraio 2010 |urlarchivio=https://web.archive.org/web/20100213083004/http://www.tomshw.it/cont/news/intel-sandy-bridge-prepariamoci-a-un-nuovo-socket/23950/1.html |dataarchivio=13 febbraio 2010 |urlmorto=sì }}</ref>.

Per la variante a 4 core la cache L3 è di 6 o 8 MB condivisi tra tutti i core, ma la sua velocità dovrebbe aumentare fino a raggiungere un tempo di lettura di soli 25 cicli di clock contro i 33 originariamente annunciati.

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Ancora una volta (come del resto già avvenuto per le precedenti architetture "Core" e Nehalem), l'obiettivo principale è il contenimento dei consumi o meglio l'efficienza generale dell'intera architettura: le prestazioni sono incrementate senza per questo ricorrere a core di dimensioni maggiori rispetto a quelli dei processori precedenti, e inoltre una modalità denominata "''Dynamic Turbo''" consente alla [[CPU]] di eccedere il valore massimo previsto di fabbrica nel momento in cui il resto del sistema si trovi in uno stato particolarmente "fresco"; in tale modalità il [[clock]] viene aumentato con picchi pari al 37% per circa un minuto e mediamente con valori del 20% per tempi anche più lunghi. Tale funzionalità ricorda per molti versi la tecnologia [[Intel Turbo Mode]] introdotta nei processori basati Nehalem.

Al momento è previsto che tra i vari modelli il clock di base possa variare da 1,8 &nbsp;GHz fino a 3,4 &nbsp;GHz e grazie alla tecnologia Dynamic Turbo questo possa essere portato a valori che partiranno da 3,5 &nbsp;GHz a ben 4,8 &nbsp;GHz (sebbene per tempi brevi).

È da sottolineare come alcune caratteristiche tecniche previste per Sandy Bridge siano simili a quelle pensate per il progetto [[Keifer]], un processore annunciato nel corso del [[2006]] da Intel e che sarebbe dovuto diventare una CPU da ben 32 core nel [[2010]]. Probabilmente il progetto in questione è stato sospeso ma alcune idee progettuali sono poi confluite nella nuova architettura, tra queste si possono ricordare un nuovo tipo di "Ring BUS" da 256 bit che dovrebbe interconnettere tra loro i core.

=== Comparto grafico integrato ===

Per quanto riguarda la presenza del comparto grafico integrato, che è stato introdotto per la prima volta in una CPU Intel grazie ai core [[Clarkdale (microprocessore)|Clarkdale]] e [[Arrandale]] (rispettivamente per il settore desktop e mobile) basati però sulla precedente architettura Nehalem (anzi sulla sua evoluzione a 32 &nbsp;nm, Westmere) e usciti nei primi mesi del [[2010]], anche alcuni processori basati su Sandy Bridge vedranno tale integrazione. Inizialmente i primi processori dotati di comparto grafico integrato sarebbero dovuti appartenere alla prima generazione dell'architettura Nehalem e realizzati mediante processo produttivo a [[45 nm]]; si trattava dei core [[Auburndale (hardware)|Auburndale]] e [[Havendale]]. Tuttavia, a [[febbraio]] [[2009]] {{citazioneSenza necessariafonte|Intel ha annunciato di aver deciso di "saltare" tali step evolutivi in favore delle prime versioni a 32 nm; ufficialmente tale decisione è stata presa per pure considerazioni di utilità e non per problemi tecnici relativi alla produzione}}.

Una caratteristica innovativa dei processori dotati di comparto grafico, ma basati su Sandy Bridge, risiederà nelle modalità di integrazione di tale modulo aggiuntivo; a differenza di quanto previsto dall'architettura precedente, esso sarà integrato nello stesso [[die (elettronica)|die]] del processore<ref name="nota1" /> e non in un die esterno montato sullo stesso [[package (elettronica)|package]], e inoltre esso sarà direttamente collegato alla cache L3 che quindi sarà condivisa non solo tra i core ma anche con il comparto grafico. Per questo motivo quindi si può dire che tutti i processori basati sull'architettura Sandy Bridge saranno realizzati mediante un approccio a [[DualArchitettura dual core (tecniche di realizzazione)|Die Monolitico]] e non a [[DualArchitettura dual core (tecniche di realizzazione)|Die Doppio]] come le prime CPU con comparto grafico integrato (le già citate Clarkdale e Arrandale).

Inizialmente non erano previste versioni [[dual core]] di processori Sandy Bridge e si è quindi ipotizzato che per la prima volta il comparto grafico potesse venire integrato nei processori a 4 core, ma successivamente, nel corso del [[2010]] Intel parlando dei consumi delle future soluzioni ha citato anche versioni dual core<ref name="nota3">[{{Cita web |url=http://www.tomshw.it/cont/news/intel-sandy-bridge-processori-a-dieta-energetica/24032/1.html |titolo=Intel Sandy Bridge, processori a dieta energetica] |accesso=16 febbraio 2010 |urlarchivio=https://web.archive.org/web/20100217173734/http://www.tomshw.it/cont/news/intel-sandy-bridge-processori-a-dieta-energetica/24032/1.html |dataarchivio=17 febbraio 2010 |urlmorto=sì }}</ref>. Grazie anche all'integrazione di tale comparto nello stesso die del processore, i consumi dovrebbero essere di 65 W per le CPU dual core (destinate al settore desktop), e tra i 65 W e 95 W per le versioni quad core<ref name="nota3" />.

Per fare un confronto con le soluzioni precedenti, si può ricordare come le CPU dual core con grafica integrata, basate sulla precedente architettura Westmere e conosciute mediante il nome in codice Clarkdale, consumano 73 W, mentre le versioni a 4 core senza comparto grafico conosciute come Lynnfield arrivano a 95 W.

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Per il momento è previsto semplicemente che la versione MP per sistemi [[multiprocessore]] venga rilasciata nei primi mesi del [[2011]] insieme a quella DP, che dovrebbe però essere a 6 core.

A [[luglio]] [[2009]] è stato annunciato che il [[tape-out]]<ref name="nota1">[{{Cita web |url=http://www.tomshw.it/news.php?newsid=18725 |titolo=Intel Sandy Bridge, il dopo Nehalem è già qui] |accesso=10 febbraio 2010 |urlarchivio=https://web.archive.org/web/20090811032801/http://www.tomshw.it/news.php?newsid=18725 |dataarchivio=11 agosto 2009 |urlmorto=sì }}</ref> della versione a 4 core di fascia media e dotata di controller grafico integrato, è stato completato. Ecco le caratteristiche tecniche di tale versione che dovrebbe arrivare nel corso del primo trimestre:

* Superficie di 225 &nbsp;mm² (circa 20 &nbsp;mm² per core)

* 4 core

* 256 KB di cache L2 per ciascun core

* 8 MB di cache L3 condivisa tra tutti i core

* Controller di memoria RAM [[dual channel]] DDR3-1600 per una banda passante di 25,6 GB/s

* Comparto grafico funzionante tra 1 &nbsp;GHz e 1,4 &nbsp;GHz direttamente connesso alla cache L3

* Logica di [[I/O]]

* BUS [[Direct Media Interface]] (DMI) in luogo di QPI

* Consumo di 65 - 95 W

* Clock di 3 &nbsp;GHz (fino a 3,8 &nbsp;GHz con tecnologia Dynamic Turbo)

In un secondo tempo arriveranno anche le versioni mobile che saranno alla base della nuova piattaforma [[Huron River]], erede delle ormai storiche [[Centrino]] e [[Centrino 2]], e che promettono prestazioni superiori del 20% rispetto alla precedente [[Calpella]] basata sull'architettura Nehalem e una dimensione della CPU ridotta del 22%, grazie anche all'integrazione in un unico die delle 2 componenti CPU e GPU. Il debutto della variante con 8 core e grafica di medio calibro integrata è prevista per la fine del 2011. In questo modo le CPU della prossima generazione [[Ivy Bridge]] saranno dotati quasi certamente di 8 core.

== Chipset supportati ==

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== Considerazioni sull'abbinamento "Processo produttivo/Architettura" di Intel ==

A partire dall'introduzione dell'architettura [[Intel Core Microarchitecture|Core]], successiva alla [[NetBurst]] e avvenuta a metà [[2006]], Intel ha dichiarato l'intenzione di presentare una nuova architettura ogni 2 anni, in modo da poter tenere il passo con la famosa [[Legge di Moore]]. Ma perPer aumentare le prestazioni mantenendodi una CPU mantenendone sotto controllo anche il consumo energetico di una CPU, è necessario non solo ottimizzareottimizzarne l'architettura, ma anche produrrerealizzare i nuovi processoridispositivi con processi costruttiviproduttivi sempre più raffinati.

Già a partire dagli inizi del [[2006]], Intel ha iniziato a seguire una "linea" che appare molto ragionevole perPer limitare gli imprevisti delle innovazioni tecnologiche necessarie al rinnovamento generazionale dei propri processori, ea chepartire èdagli statainizi recentementedel soprannominata[[2006]] dalloIntel stessoha produttore,iniziato a seguire una strategia denominata "[[Intel Tick-Tock|Tick-Tock]]": prima viene introdotta una nuova tecnologia produttiva sulla base di un'architettura già collaudata (la fase "''Tick''"), e in seguito questa viene adottata su una nuova architettura, quando latale produzione con un determinato processotecnologia è ormaiin avviatagrado condi ottimi risultati efornire [[resa produttiva|rese]] elevate, (la fasesi "''Tock''").adotta Iper primiprodurre esponenti di questauna nuova filosofia di progetto, sono stati i processori [[Pentium D]] [[Presler]] (che avevano praticamente la stessa architettura dei precedenti [[Smithfield]]) con cui è stato introdotto il processo produttivo a [[65 nm]] (quindi facevano parte della fase "''Tick''"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel è passata alla nuova architettura "Core" dei [[Core 2 Duo]], prodotta sempre a 65 nm (appartenente alla fase "''Tock''").

I primi esponenti di questa nuova filosofia di progetto, furono i processori [[Pentium D]] [[Presler]] (che avevano praticamente la stessa architettura dei precedenti [[Smithfield (informatica)|Smithfield]]) con cui venne introdotto il processo produttivo a [[65 nm]] (fase "''Tick''"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel passò alla nuova architettura [[Intel Core Microarchitecture|Core]] dei [[Core 2 Duo]], prodotta sempre a 65&nbsp;nm (fase "''Tock''").

In maniera analoga, tra la fine del [[2007]] e l'inizio del [[2008]], Intel ha presentato i processori [[Penryn (computer)|Penryn]] e [[Wolfdale]] che sono in sostanza dei [[die-shrink]] del Core 2 Duo, a 45 nm (fase "Tick"). A fine [[2008]], quando anche questo processo produttivo era ormai a punto, è arrivata la nuova architettura, Nehalem (fase "''Tock''"). La sua evoluzione Westmere viene costruita a 32 nm tra la fine del [[2009]] e l'inizio del [[2010]], in modo da collaudare anche questa tecnologia in vista dell'architettura successiva Sandy Bridge appunto. L'intenzione, molto ambiziosa, è quella di migliorare il rapporto performance/watt del 300% entro la fine del decennio.

In maniera analoga, tra la fine del [[2007]] e l'inizio del [[2008]], Intel ha presentatopresentò i processori [[Penryn (computer)|Penryn]] e [[Wolfdale]] che sonoerano in sostanza dei [[die-shrink]] del Core 2 Duo, a 45 &nbsp;nm (fase "Tick"). A fine [[2008]], quando anche questo processo produttivo era ormai a punto, è arrivata la nuovaarrivò l'architettura, [[Nehalem (hardware)|Nehalem]] (fase "''Tock''"). La sua evoluzione [[Westmere viene(hardware)|Westmere]] costruitaè stata realizzata a 32 &nbsp;nm traa lapartire finedai delprimi [[2009]] e l'iniziomesi del [[2010]] (fase "Tick"), in modo da collaudare anche questa tecnologia in vista dell'architettura successiva Sandy Bridge, appunto.uscita poi nel [[2011]] (fase "''Tock''"). L'intenzione dichiarata di Intel, molto ambiziosa, èera quella di migliorare il rapporto performance/watt del 300% entro la fine del decennio.

Questa metodologia di sviluppo, nelle intenzioni di Intel, minimizza i rischi propri dell'adozione di una nuova tecnologia produttiva con un'architettura a sua volta completamente nuova, consentendo ai progettisti di concentrarsi, ad anni alterni, a risolvere solo una delle due tipologie di problematiche.

{{Vedi anche|Intel (approccio ciclo evolutivo cpu)}}

Seguendo il medesimo principio, Sandy Bridge è stata poi seguita dal die-shrink a [[22 nm]] [[Ivy Bridge]] nel [[2012]] (fase "Tick"), che ha quindi mantenuto la stessa architettura ma ha introdotto un nuovo processo produttivo. Nel [[2013]] arriverà anche la nuova architettura [[Haswell (hardware)|Haswell]] (fase "''Tock''"), il cui die-shrink a [[14 nm]] prenderà il nome di [[Broadwell (hardware)|Broadwell]] (fase "Tick"); quest'ultimo verrà poi seguito negli anni seguenti dall'architettura [[Skylake]] (fase "''Tock''") e dalla sua ri-scalatura [[Skymont|Ice Lake]] (fase "Tick").

Questa metodologia di sviluppo, nelle intenzioni di Intel, minimizza i rischi propri dell'adozione di una nuova tecnologia produttiva con un'architettura a sua volta completamente nuova, consentendo ai progettisti di concentrarsi, ad anni alterni, asulla risolvererisoluzione solodi una delle duesola tipologieclasse di problematicheproblemi.

{{Vedi anche|Intel (approccio ciclo evolutivo cpu)Tick-Tock}}

== Altre architetture parallele in sviluppo ==

Non si hanno ancora informazioni su future architetture x86 in sviluppo da parte di Intel, successive a Sandy Bridge. Si sa invece che l'architettura x86 non è l'unica in sviluppo presso i laboratori del produttore americanostatunitense. Oltre alla ormai famosa [[IA-64]] degli [[Itanium 2]], che prosegue ormai da quasi un decennio, e dovrebbe arrivare almeno fino al [[2011]], a fine [[2006]] Intel ha presentato anche il progetto [[Intel Terascale|Terascale]]: si tratta di uno studio, che non dovrebbe avere nessuna implicazione commerciale diretta, ma che servirà al produttore ad ottimizzare la scalabilità delle proprie [[CPU]] all'aumentare del numero di [[core (hardware)|core]]. Al momento Terascale è un processore a 80 core, elementari, che supera 1 TeraFLOPS di potenza elaborativa. Parallelamente è atteso sul mercato per il [[2009]] un processore a 24 core per elaborazioni [[GPGPU]], chiamato [[Larrabee (hardware)|Larrabee]]. Malgrado l'elevato numero di core, non è tuttavia ancora chiaro se Larrabee sia figlio del progetto Terascale, oppure si tratti di un progetto totalmente separato.

== Il successore ==

Continuando l'approccio "Tick-Tock" (descritto poco sopra) per l'innovazione delle CPU Intel, introdotto nel [[2006]] con l'architettura "Core" e che proseguirà poi con l'architettura Nehalem nel [[2008]], e con Sandy Bridge stessa nel [[2010]] è previsto, prima, un [[die-shrink]] a [[22 nm]] di Sandy Bridge, chiamato [[Ivy Bridge]], e poi una nuova architettura basata sul medesimo processo produttivo di Ivy Bridge, chiamata al momento [[Haswell (hardware)|Haswell]].

== Roadmap ==

{{Roadmap processori Intel}}

== Note ==

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== Voci correlate ==

* [[Microprocessori Intel|Elenco dei processori Intel]]

* [https://www.hardwarezone.it/recensione-sandy-bridge-le-nuove-cpu-intel-analisi-prestazioni-16330 Recensione: Sandy Bridge – le nuove CPU Intel – Analisi Prestazioni] ''su hardwarezone.it''

==Altri progetti==

==Collegamenti esterni==

{{interprogetto}}

{{Portale|informatica}}

[[Categoria:MicroprocessoriMicroarchitetture Intel]]

[[Categoria:Architettura x86]]

[[ar:ساندي بريدج]]

[[cs:Sandy Bridge]]

[[de:Intel-Sandy-Bridge-Mikroarchitektur]]

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[[ja:Sandy Bridgeマイクロアーキテクチャ]]

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[[tr:Intel Sandy Bridge (microarchitecture)]]

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[[zh:Intel Sandy Bridge]]