Direct Memory Access: differenze tra le versioni

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[[File:SistemaDMAC.jpg|thumb|upright=1.4|Funzionamento di un sistema con [http://www.ateneonline.it/bucci/ DMAC] ]]

In [[elettronica]] il '''DMA''' ('''Direct Memory Access''', "''accesso diretto alla memoria''") di una [[CPU]] è quel meccanismo che permette ad altri sottosistemi, quali ad esempio le [[periferica|periferiche]], di accedere direttamente alla [[memoria (informatica)|memoria]] interna per scambiare [[dati]], in lettura e/o scrittura, senza coinvolgere l'[[Unità di controllo (informatica)|unità di controllo]] per ogni [[byte]] trasferito tramite l'usuale meccanismo dell'[[interrupt]] e la successiva richiesta dell'operazione desiderata, ma generando un singolo interrupt per blocco trasferito.<ref>{{Cita|Tanenbaum|pp. 374-375|adc}}.</ref><ref>Bucci 137-143</ref>

In [[elettronicainformatica]] il '''DMADirect Memory Access''' ('''Direct Memory AccessDMA''', "''{{Lett|accesso diretto alla memoria''"}}) di unaun [[CPUcomputer]] è quel meccanismo che permette ad altri sottosistemi, quali ad esempio le [[periferica|periferiche]], di accedere direttamente alla [[memoria (informatica)|memoria]] interna per scambiare [[dati]], in lettura e/o scrittura, senza coinvolgere l'[[Unità di controllo (informatica)|unità di controllo]] (CPU) per ogni [[byte]] trasferito tramite l'usuale meccanismo dell'[[interrupt]] e la successiva richiesta dell'operazione desiderata, ma generando un singolo interrupt per blocco trasferito.<ref>{{Cita|Tanenbaum|pp. 374-375|adc}}.</ref><ref>Bucci 137-143</ref>

==Descrizione==

== Descrizione ==

Il DMA, tramite il controllore di accesso diretto (DMAC), ha quindi il compito di gestire i dati passanti nel [[Bus (informatica)|BUS]] permettendo a periferiche che lavorano a velocità diverse di comunicare senza assoggettare la CPU a un enorme carico di [[interrupt]] che ne interromperebbero continuamente il rispettivo [[ciclo del processore|ciclo di elaborazione]].

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Il trasferimento tra DMA e I/O può avvenire in diversi modi:

* ''Burst Transfer'': Prevede che, una volta iniziato il trasferimento, il DMA mantienemantenga il controllo del BUS a discapito della CPU, finché esso non è terminato: l'accesso al bus da parte della CPU resta negato durante tutto il trasferimento. Ciò presuppone che la periferica e la memoria consentano un trasferimento tanto veloce e duraturo quanto necessita il DMA Controller;

* ''Cycle Stealing'': Il DMA esegue il trasferimento di parole un solo ciclo completo alla volta (cioè per ogni ciclo si interfaccia con la periferica ed esegue il trasferimento solo se è pronta, in altre parole effettuando un handshaking). Come risultato, il tempo neldurante il quale laalla CPU è bloccatainterdetto l'accesso al bus dati è più frammentato;

* ''Transparent/Hidden'': Il DMA occupa il BUS solo quando la CPU non ne ha bisogno. Per far sì che ciò avvenga il DMA sorveglia la CPU e inizia un ciclo di bus solo se l'istruzione in esecuzione nella CPU è abbastanza lunga da consentirlo (e ovviamentese tale istruzione non riguarda trasferimenti sul BUS).

La tecnica del DMA "scatter-gather" permette il trasferimento di dati verso più regioni di memoria nel corso di una singola transazione DMA. Il risultato è equivalente a quello che si avrebbe con una catena di normali richieste DMA, ma in questo modo si alleggerisce ulteriormente la CPU da interrupt e operazioni di copia di dati.

La siglaacronimo "DMREQ" sta per ''DMA RequestREQuest'' (richiesta di DMA);. la qualeL'acronimo "DMACK" sta per ''DMA AcknowledgeACKnowledgement'' (accettazione di DMA).

== [[Funzionamento]] ==

Il chip DMA ha al suo interno almeno quattro registri accessibili dal software in esecuzione nella CPU:

# Il primo contiene l'indirizzo di memoria di partenza per la lettura o la scrittura

# Il secondo conta il numero di byte (o parole) da trasferire

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# Il quarto determina se i dati vanno letti dal dispositivo di I/O oppure se devono essere scritti su di esso

Quindi per trasferire un blocco di 32 byte dall'indirizzo di memoria 100 al terminale (sia questo il dispositivo 4) la CPU scrive i numeri 100, 32 e 4 nei primi tre registri DMA, più il codice per la scrittura (in questo caso supponiamo essere 1) nel quarto registro. A questo punto liil DMA effettua una richiesta di bus per leggere il byte 100 dalla memoria, analogamente a come farebbe la CPU. Una volta ottenuto il byte, il controllore DMA effettuerebbe una richiesta di I/O al dispositivo 4 finalizzata alla scrittura del byte. Dopo il completamento di queste operazioni, il controllore DMA incrementa di 1 il suo registro d'indirizzo e decrementa di 1 il suo registro contatore. Se il registro contatore è ancora positivo, si prosegue con la lettura di memoria di un altro byte e con la relativa scrittura nel dispositivo.

Infine quando il contatore si azzera, il controllore DMA smette di trasferire dati e manda un impulso sulla linea di interrupt collegata al chip della CPU. In presenza di DMA, la CPU deve solo inizializzare pochi registri, dopo di che è libera di svolgere altri compiti fino al completamento del trasferimento, segnalato da un interrupt proveniente dal controllore DMA. Alcuni controllori DMA dispongono di due, tre o più insiemi di registri per controllare trasferimenti simultanei.

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== Altri progetti ==

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== Collegamenti esterni ==

* {{FOLDOC}}

* [https://www.xml.com/ldd/chapter/book/ch13.html mmap() and DMA], da ''Linux Device Drivers, 2nd Edition'', Alessandro Rubini & Jonathan Corbet

* {{cita web | 1 = http://www.eventhelix.com/RealtimeMantra/FaultHandling/dma_interrupt_handling.htm | 2 = DMA and Interrupt Handling | accesso = 28 aprile 2005 | urlarchivio = https://web.archive.org/web/20140525063518/http://www.eventhelix.com/RealtimeMantra/FaultHandling/dma_interrupt_handling.htm | dataarchivio = 25 maggio 2014 | urlmorto = sì }}

*[https://web.archive.org/web/20141222123532/http://www.uniroma2.it/didattica/MSM-S/deposito/Lucidi_11_-_DMA.pdf Direct Memory Access]

{{Bus computer}}

{{Controllo di autorità}}

{{Portale|informatica}}