Memoria NAND flash: differenze tra le versioni
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== Storia ==
[[File:Philips BDP3280-12 - Toshiba TC58NVG0S3ETA00 -1772.jpg|miniatura|upright=1.2|Un chip di memoria da 128MB con [[Package (elettronica)|package]] [[Thin small-outline package|TSOP]] type 1]]
Al principio dell'invenzione delle memorie flash, ed in particolare delle NAND flash, vi è l'idea del [[Transistor|transistore]] a ''[[Floating Gate MOSFET|floating-gate]]''. Questo dispositivo, progettato all'interno dei [[Bell Labs]] nel 1967 da [[Dawon Kahng]] e [[Simon Sze|Simon Min Sze]], dimostrò da subito le sue potenzialità nell'ambito applicativo delle memorie elettroniche. Fu però all'inizio degli anni ottanta, nei laboratori di [[Toshiba]] (ora [[Kioxia]]), che Fujio Masuoka e Hisakazu Iizuka<ref name=":1" /> gettarono le basi per lo sviluppo di un dispositivo di memorizzazione non volatile capace di supportare le operazioni di programmazione e cancellazione controllate interamente con segnali elettrici. Nel 1984 la prima memoria NOR flash fu commercializzata, mentre si dovette aspettare fino al 1987 per vedere il lancio sul mercato del primo prodotto NAND flash. In quegli anni il tipico taglio di memoria non volatile spaziava da 4 a 16[[Megabit|Mbit]] e la principale tecnologia di ''storage'' era quella a [[Disco magnetico|dischi magnetici]].<ref name=":3">{{Cita web|url=https://www.kioxia.com/en-jp/rd/technology/history.html|titolo=Technology Development History {{!}} KIOXIA - Japan (English)|sito=キオクシア株式会社|lingua=en-JP|accesso=2023-07-06}}</ref>
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=== Programmazione ===
Come per l'operazione di lettura, anche l'operazione di programmazione è tipicamente parallelizzata su un'intera pagina di memoria. La programmazione delle memorie NAND flash sfrutta il processo di [[Effetto tunnel|''tunneling'']] Fowler-Nordheim<ref>{{Cita web|url=https://www.3dincites.com/2018/02/invention-tunneling-based-flash-memory/|titolo=The Invention of Tunneling-Based Flash Memory|autore=Andrew Walker|sito=3D InCites|data=2018-02-22|lingua=en-US|accesso=2023-07-05}}</ref> per iniettare elettroni all'interno della ''floating-gate'' della cella in programmazione. Per far si che il processo di ''tunneling'' sia efficace, è necessario sviluppare un [[campo elettrico]] sufficientemente intenso lungo lo stack di gate del transistore. Questo viene realizzato portando a massa il contatto di ''body'' dei transistori (direttamente connesso alla ''p-well'' del [[Wafer (elettronica)|wafer]] sul quale è stata processata la memoria) e alzando il potenziale alla ''control-gate'' della cella in programmazione a <math>V_{pgm}>0V</math>. Il contatto di ''source'' viene tenuto alla tensione di alimentazione logica della memoria <math>V_{cc}</math>, con il selettore adiacente spento. La ''bitline'' viene tenuta a massa mentre il resto della struttura viene polarizzato a <math>V_{pass}</math> di modo da permettere che la corrente di programmazione veda una linea a bassa resistenza dalla ''bitline'' fino alla cella selezionata. Poiché l'operazione di programmazione avviene in parallelo, è necessario poter scegliere quali celle della ''wordline'' vengano effettivamente programmate e quali no. La selettività su singola cella è ottenuta attraverso l'inibizione stessa dell'operazione di programmazione per quelle celle che devono rimanere cancellate: per far ciò, la ''bitline'' associata a tali stringhe viene portata a <math>V_{cc}</math>, questo fa sì che la stringa risulti nel complesso in uno stato ad alta impedenza che accoppia capacitivamente il canale dei transistori con le rispettive control-gate, abbassando fortemente il campo sviluppato e impedendo il processo di ''tunneling''.<ref name=":5">{{Cita pubblicazione|nome=Jong Kyung|cognome=Park|nome2=Sarah Eunkyung|cognome2=Kim|data=2022-01|titolo=A Review of Cell Operation Algorithm for 3D NAND Flash Memory|rivista=Applied Sciences|volume=12|numero=21|
L'operazione di programmazione non viene solitamente fatta imponendo una tensione costante <math>V_{pgm}</math> alla cella selezionata, bensì sfruttando il cosiddetto algoritmo ISPP (''Incremental Step Pulse Programming''). Questo consiste nell'applicazione ripetuta di impulsi di ampiezza crescente alla cella selezionata in cui ognuno differisce dal precedente per un incremento <math>\Delta V_{pgm}</math>, detto passo di programmazione. Dopo ogni impulso un'operazione del tutto simile alla lettura, detta ''verify'', viene fatta sulle celle programmate: se il livello di soglia programmato supera un valore prestabilito, detto di ''program-verify,'' l'operazione per la data cella viene inibita. Questo permette di uniformare le soglie di tutti i transistori della pagina superando il limite di risposta dato dalla variabilità tra celle, imposto dal processo produttivo. Le distribuzioni di soglia programmata che idealmente si ottengono dall'applicazione dell'algoritmo di ISPP sono uniformi e larghe <math>\Delta V_{pgm}</math>.<ref>{{Cita pubblicazione|nome=Davide|cognome=Bertozzi|nome2=Stefano Di|cognome2=Carlo|nome3=Salvatore|cognome3=Galfano|data=2015-01-21|titolo=Performance and Reliability Analysis of Cross-Layer Optimizations of NAND Flash Controllers|rivista=ACM Transactions on Embedded Computing Systems|volume=14|numero=1|pp=
=== Cancellazione ===
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La rappresentazione di più di un bit rallenta l'operazione di lettura della singola cella, poiché per <math>N</math> bits memorizzati nel singolo transistore sono necessarie <math>2^N-1</math> singole operazioni di lettura. Oltre a ciò, la stessa operazione di programmazione viene rallentata tanto più sono i bit memorizzati per singola cella, poiché la maggiore precisione necessaria al posizionamento della <math>V_T</math> impone un rallentamento dell'algoritmo di programmazione o l'impiego di metodi più raffinati per eseguire la stessa operazione.<ref name=":7" />
[[File:Cell types SLC-PLC in comparison 20211102.svg|miniatura|upright=1.5|Diagramma schematico di confronto tra le distribuzioni dei livelli logici per una memoria NAND flash a funzionamento SLC, MLC, TLC, QLC e PLC]]
Ad oggi sul mercato sono ancora presenti tutte le tipologie di NAND flash
* SLC: sono le memorie con le migliori performance in termini di ''endurance'', con un funzionamento garantito fino ai 100'000 cicli di programmazione/cancellazione. Data la loro relativa semplicità, le operazioni di lettura e programmazione sono estremamente veloci. A parità di taglio di memoria rappresentano la tipologia di NAND flash più costosa a causa della bassa densità di bit memorizzati per numero di transistori fisici. Ad oggi non trovano largo impiego nel mercato consumer ma vengono impiegate principalmente nei settori in cui è necessaria un'alta affidabilità ed un mantenimento delle performance per periodi molto lunghi, come nel caso di applicazioni [[server]].
* MLC: data la maggior capacità di memorizzazione a parità di transistor fisici per chip, le memorie NAND flash MLC possono essere trovate sul mercato in tagli di memoria più grandi rispetto alla controparte SLC. Per lo stesso motivo, a parità di tagli di memoria, i dispositivi MLC sono generalmente più economici. Essi sono caratterizzati da un buon compromesso tra le performance di endurance (tipicamente sono garantiti fino a 10'000 cicli di programmazione/cancellazione), prezzo e performance, con un impiego tipico nel mercato consumer.
* TLC: con un maggior numero di bit memorizzati per cella, i dispositivi TLC si contraddistinguono per un costo ridotto e una maggiore capacità di memoria. Tuttavia, ciò ha effetti negativi sulle prestazioni e sulla durata, la quale si riduce a solo 3.000 cicli di programmazione/cancellazione garantiti. I dispositivi TLC vengono spesso impiegati come nel mercato consumer quando sono necessari grossi tagli di memoria a prezzi contenuti.
* QLC: con un 4 bit memorizzati per cella, i dispositivi QLC si contraddistinguono per un costo ridotto e una maggiore capacità di memoria. Tuttavia, ciò ha effetti negativi sulle prestazioni e sulla durata, la quale si riduce a solo 300 cicli di programmazione/cancellazione garantiti. I dispositivi QLC vengono spesso impiegati come nel mercato consumer di fascia bassa quando sono necessari grossi tagli di memoria a prezzi contenuti.
* PLC: con 5 bit memorizzati per cella, i dispositivi PLC sono in fase di studio.
== Scaling ==
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Nonostante in linea di principio il funzionamento della memoria NAND flash non sia cambiato a seguito della transizione verso i dispositivi ad integrazione verticale, il processo di produzione e l'architettura fisica del dispositivo hanno subito grosse modifiche per potersi adattare a tale cambiamento. Pur considerando le molte proposte avanzate agli albori di questa tecnologia, si procederà nel seguito a descrivere l'architettura che su tutte ha raggiunto il maggior consenso ed il maggior successo dal punto di vista implementativo: l'architettura a transistore GAA (''Gate-All-Around'') ''charge-trap''.<ref name=":8" />
Il blocco costitutivo fondamentale rimane un transistore capace di modulare in maniera non distruttiva la sua tensione di soglia. L'architettura GAA impone però che questo si sviluppi in simmetria cilindrica, con uno sviluppo concentrico dello ''stack'' della gate. Questo permette il miglior controllo elettrostatico del canale ottenibile su un comune transistore MOS. Il ''layer'' di immagazzinamento non è più costituito da un'isola a carattere metallico flottante all'interno del dielettrico di gate bensì da uno strato di materiale ricco di difetti (tipicamente un [[nitruro di silicio]]). L'archetipo di cella, ovvero il transistore ''charge-trap'', era stato commercializzato nel 2002 da [[Advanced Micro Devices|AMD]] e [[Fujitsu]] attraverso lo spin-off congiunto [[Spansion]].<ref>{{Cita web|url=https://thememoryguy.com/the-invention-of-charge-trap-memory/|titolo=The Invention of Charge Trap Memory – John Szedon – The Memory Guy Blog|sito=thememoryguy.com|data=2020-10-22|lingua=en-US|accesso=2023-07-06}}</ref> Le celle sono sviluppate una sull'altra e condividono un ''layer'' di immagazzinamento comune a tutti i transistori della stessa stringa. Benché questo porti a delle complicazioni del punto di vista dell'affidabilità, ciò non costituisce un problema per il funzionamento del dispositivo: mentre in un metallo la carica tende a delocalizzarsi su tutto il volume del materiale, nel nitruro di storage questa viene intrappolata in regioni specifiche e confinate (le trappole). Il contributo della carica intrappolata in un difetto localizzato modifica quindi l'elettrostatica della sola regione attigua, il che permette di continuare a controllare le celle singolarmente e con selettività.<ref name=":8">{{Cita pubblicazione|nome=Andrea|cognome=Silvagni|data=2017-12|titolo=3D NAND Flash Based on Planar Cells|rivista=Computers|volume=6|numero=4|
Un'altra grande differenza rispetto alla controparte planare risiede nel materiale costitutivo del canale. Pur rimanendo silicio, le limitazioni processuali non permettono che questo venga cresciuto in fase completamente cristallina, ma al più in fase [[Policristallo|policristallina]]. Questo impatta non soltanto i meccanismi di conduzione di carica nel canale, i quali non sono più regolati da processi di deriva/[[Diffusione di materia|diffusione]] bensì dall'[[emissione termoionica]] ai bordi dei grani monocristallini<ref>{{Cita pubblicazione|nome=Aurelio|cognome=Mannara|nome2=Gerardo|cognome2=Malavena|nome3=Alessandro|cognome3=Sottocornola Spinelli|data=2021-02-01|titolo=A comparison of modeling approaches for current transport in polysilicon-channel nanowire and macaroni GAA MOSFETs|rivista=Journal of Computational Electronics|volume=20|numero=1|pp=
La terza maggiore differenza risiede nell'impossibilità di accedere alla ''p-well'' del ''wafer'', privando così la stringa dell'accesso ad un ''reservoir'' di lacune. Il canale dei transistori risulta infatti non direttamente accessibile ed elettricamente scollegato dal ''wafer'' di partenza. Ciò rende impraticabile l'operazione di cancellazione così come veniva eseguita sulle NAND flash planari. La soluzione che si è scelto di adottare è stata quella di far leva su un processo fisico differente per iniettare lacune nel canale di [[Silicio policristallino|poli-silicio]], ovvero l'iniezione di portatori positivi attraverso un processo di ''tunneling'' banda-banda sviluppato agli estremi della stringa, sui selettori di ''source'' e ''drain''<ref>{{Cita pubblicazione|nome=Yohan|cognome=Kim|nome2=Soyoung|cognome2=Kim|data=2023-04|titolo=A Process-Aware Compact Model for GIDL-Assisted Erase Optimization of 3-D V-NAND Flash Memory|rivista=IEEE Transactions on Electron Devices|volume=70|numero=4|pp=
== Affidabilità ==
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=== Rumore di programmazione ===
[[File:NAND injection.png|miniatura|upright=1.5|Schema del processo di iniezione di elettroni all'interno della ''floating-gate.'' In a) si mostra l'equivalente circuitale della cella come serie di due capacità mentre in b) è mostrato il profilo della banda di conduzione.]]
Il rumore di programmazione, indicato spesso come ''program noise'' (PN), è il fenomeno legato alle fluttuazioni intrinseche della risposta di una singola cella all'operazione di programmazione. Ciò che si osserva sperimentalmente è che, ripetendo più volte la stessa operazione di programmazione sulla stessa cella, la risposta del transistore è affetta da fluttuazioni stocastiche. In ultima analisi tali fluttuazioni originano dal fatto che il processo di iniezione di carica nella ''floating-gate'' è un [[processo stocastico]], e quindi affetto da variabilità. Sperimentalmente è stato possibile verificare che le fluttuazioni della risposta di cella sono univocamente legate alle fluttuazioni nel numero di elettroni introdotto nella floating-gate, riuscendo persino a risolvere l'iniezione di un singolo elettrone.<ref>{{Cita pubblicazione|nome=Yuri|cognome=Tkachev|nome2=Alexander|cognome2=Kotov|data=2006-09|titolo=Detection of Single-Electron Transfer Events and Capacitance Measurements in Submicron Floating-Gate Memory Cells|rivista=2006 European Solid-State Device Research Conference|pp=
I processi stocastici legati ai fenomeni di iniezione sono ampiamente studiati, in virtù di una fenomenologia abbastanza comune in vari ambiti della fisica (si pensi ad esempio alla rilevazione di fotoni attraverso foto-rivelatori<ref>{{Cita web|url=https://physicsopenlab.org/2019/01/07/photon-counting-statistics/|titolo=Photon Counting & Statistics|sito=PhysicsOpenLab|lingua=en-US|accesso=2023-07-05}}</ref> o ai processi di iniezione di carica legati al [[rumore shot]]<ref>{{Cita web|url=https://physicsopenlab.org/2016/10/10/shot-noise-and-electron-charge/|titolo=Shot Noise and Electron Charge|sito=PhysicsOpenLab|lingua=en-US|accesso=2023-07-05}}</ref>). Ciò che si osserva è che se le particelle possono essere iniettate solo per processi discreti (ovvero non è possibile iniettare una frazione di particella) e se vale l'ipotesi che ogni evento di iniezione è indipendente dai precedenti (non vi è cioè correlazione tra gli eventi), il processo stocastico segue la statistica di [[Distribuzione di Poisson|Poisson]]. Per le proprietà della appena citata statistica, la varianza associata alle fluttuazioni sarà proporzionale al valor medio del processo. Questo pone dei vincoli alla precisione con cui la soglia delle celle di memoria può essere programmata: adottando nell'algoritmo di ISPP un <math>\Delta V_{pgm}</math> alto il numero di elettroni iniettato per passo di programmazione sarà alto e caratterizzato da forti fluttuazioni. Al contrario, riducendo il passo di programmazione anche le fluttuazioni statistiche tenderanno a diminuire. Questo fatto va considerato nel momento in cui vengono decise le caratteristiche dell'algoritmo di programmazione da adottare sul dispositivo di memoria: un passo di programmazione ampio garantisce velocità di programmazione alta ma distribuzioni di soglia intrinsecamente larghe e ancor più allargate dalle fluttuazioni dovute al ''program noise'' mentre un passo di programmazione piccolo permette una programmazione più precisa al costo di un rallentamento della stessa operazione.<ref name=":5" />
Va precisato però che il processo di iniezione per ''tunneling'' Fowler-Nordheim non rispetta completamente le ipotesi entro cui viene solitamente trattato il rumore di iniezione. Successivi eventi di iniezione mostrano, infatti, una correlazione: il processo di iniezione <math>i-</math>esimo vede una probabilità di ''tunneling'' ridotta a causa della riduzione di campo elettrico indotta dai precedenti <math>i-1</math> eventi di iniezione. Questa correlazione, osservabile nel momento in cui il numero di elettroni iniettati risulta sufficientemente grande, fa sì che il processo di programmazione sia affetto da fluttuazioni che seguono una statistica sub-Poissoniana.<ref>{{Cita pubblicazione|nome=Wei|cognome=Hou|nome2=Lei|cognome2=Jin|nome3=Xinlei|cognome3=Jia|data=2020-01|titolo=Investigation of Program Noise in Charge Trap Based 3D NAND Flash Memory|rivista=IEEE Electron Device Letters|volume=41|numero=1|pp=
=== Rumore telegrafico casuale ===
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Il rumore telegrafico casuale, indicato come ''random telegraph noise'' (RTN), non è un fenomeno specifico che caratterizza l'affidabilità delle memorie NAND flash, bensì è presente nella maggior parte dei dispositivi elettronici. Nel caso di transistori MOS l'origine del processo si deve alla presenza di difetti nella regione d'interfaccia canale/ossido o nel dielettrico di ''gate''. Le dinamiche di cattura ed emissione di portatori, tipicamente elettroni, che avvengono durante il normale funzionamento del dispositivo portano a fluttuazioni locali dell'elettrostatica che si traducono in un rumore sulla corrente di uscita del transistore.<ref>{{Cita pubblicazione|nome=Francesco Maria|cognome=Puglisi|nome2=Paolo|cognome2=Pavan|nome3=Luca|cognome3=Vandelli|data=2015-04|titolo=A microscopic physical description of RTN current fluctuations in HfOx RRAM|editore=IEEE|pp=5B.5.1–5B.5.6|lingua=inglese|accesso=2023-07-06|doi=10.1109/IRPS.2015.7112746|url=http://ieeexplore.ieee.org/document/7112746/}}</ref>
Si consideri in questo senso l'effetto di una singola trappola. Polarizzando il transistore di modo da permettere il flusso di corrente attraverso il canale ci si aspetterebbe che questa fosse stabile nel tempo. Al contrario, la trappola ivi presente può dar luogo ad un segnale simile a quello di un telegrafo, ove la corrente oscilla tra due stati in maniera sostanzialmente casuale. I due stati sui quali la corrente oscilla, nel
Le dinamiche di RTN possono risultare un problema dal punto di vista dell'affidabilità delle memorie NAND flash poiché influenzano l'operazione di lettura della cella. In tal senso, considerato che la cella viene tipicamente operata in regime di sottosoglia e che l'effetto delle dinamiche di RTN può essere visto anche come un'oscillazione della tensione di soglia <math>V_T</math>, è facile comprendere come l'operazione di lettura, che si basa sulla comparazione della corrente che scorre in canale con una di riferimento, possa venire fortemente influenzata dal rumore telegrafico casuale.<ref name=":9">{{Cita pubblicazione|nome=Alessandro S.|cognome=Spinelli|nome2=Gerardo|cognome2=Malavena|nome3=Andrea L.|cognome3=Lacaita|data=2021-06|titolo=Random Telegraph Noise in 3D NAND Flash Memories|rivista=Micromachines|volume=12|numero=6|
Benché la breve descrizione qui riportata faccia riferimento al caso di una singola trappola, è bene ricordare che più difetti possano combinarsi per dar luogo a dinamiche di RTN più complesse<ref>{{Cita pubblicazione|nome=Toshiki|cognome=Obara|nome2=Akinobu|cognome2=Teramoto|nome3=Akihiro|cognome3=Yonezawa|data=2014-06|titolo=Analyzing correlation between multiple traps in RTN characteristics|editore=IEEE|pp=4A.6.1–4A.6.7|lingua=inglese|accesso=2023-07-06|doi=10.1109/IRPS.2014.6860644|url=http://ieeexplore.ieee.org/document/6860644/}}</ref>.
=== Interferenza di programmazione ===
L'operazione di programmazione di una cella selezionata all'interno della stringa può avere ripercussioni anche sulle celle adiacenti. Questo fenomeno, detto interferenza di programmazione, è presente in diverse tecnologie di memorie NAND flash ed ha origine da diversi processi, ognuno strettamente legato alla tecnologia sotto indagine. Nelle memorie NAND flash planari l'interferenza di programmazione origina dall'accoppiamento capacitivo che si sviluppa tra la cella programmata e le sue vicine. Ciò fa sì che non solo la cella selezionata aumenti la sua soglia durante l'operazione di programmazione, ma che anche le celle a lei adiacenti subiscano un aumento di soglia, tipicamente affetto da una certa variabilità<ref name=":2">{{Cita pubblicazione|nome=Christian|cognome=Monzio Compagnoni|nome2=Akira|cognome2=Goda|nome3=Alessandro S.|cognome3=Spinelli|data=2017-09|titolo=Reviewing the Evolution of the NAND Flash Technology|rivista=Proceedings of the IEEE|volume=105|numero=9|pp=
Nelle memorie ''charge-trap'' 3D-NAND, invece, il fenomeno è legato all'intrappolamento spurio di carica nelle regioni di intercella. Durante la programmazione, infatti, le regioni d'intercella vengono invertite grazie ai campi di ''fringing'' prodotti dall'accensione delle celle adiacenti a quella selezionata e dalla tensione di programmazione della cella operante. Questo fa sì che parte della carica intrappolata non si localizzi perfettamente nella regione sottostante alla cella in programmazione e che venga invece intrappolata nelle regioni ove non vi è un diretto controllo elettrostatico. Il risultato è una variazione dell'elettrostatica della stringa. Ne consegue che i valori delle tensioni di soglia delle celle adiacenti alla cella appena programmata risultano più alte rispetto al valore di programmazione inizialmente verificato, come conseguenza dell'incremento di resistività delle regioni d'intercella.<ref>{{Cita pubblicazione|nome=Jianquan|cognome=Jia|nome2=Lei|cognome2=Jin|nome3=Xinlei|cognome3=Jia|data=2023-04|titolo=A Novel Program Scheme for Z-Interference Improvement in 3D NAND Flash Memory|rivista=Micromachines|volume=14|numero=4|
Nonostante il processo alla base dell'interferenza di programmazione sia diverso a seconda della tecnologia di memoria NAND flash considerata, la fenomenologia osservata è spesso simile, il che porta a riconoscere con lo stesso nome processi di natura differente.
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Un primo è strettamente legato alla presenza di trappole e difetti nell'ossido di tunnel. Nella fattispecie, è possibile che durante l'operazione di programmazione una frazione di carica venga intrappolata in regioni difettive del dielettrico che compone lo ''stack'' della ''gate''. Tali regioni possono essere native del processo di deposizione o possono essere il risultato del deterioramento dell'ossido soggetto a ripetute operazioni di programmazione/cancellazione. La carica qui intrappolata può essere perso attraverso diversi processi, tra i quali ''tunneling'', emissione termoionica, [[emissione Poole-Frenkel]]. Un secondo processo descrive invece la perdita di carica direttamente dalla ''floating-gate''. È possibile infatti che la carica qui immagazzinata possa essere perduta attraverso due processi principali: ''tunneling'' diretto verso il canale/''control-gate'' promosso dal campo elettrico lungo la cella in stato di ritenzione o ''tunneling'' assistito da difetti. Il secondo processo è tanto più importante quanto è alta la densità di difetti nell'ossido, e tende a peggiorare all'aumenta del numero di cicli di programmazione/cancellazione a cui il dispositivo è stato sottoposto.<ref name=":10" />
Le memorie CT 3D-NAND mostrano una fenomenologia di ritenzione più complessa rispetto alla controparte planare con cella ''floating-gate''.<ref>{{Cita pubblicazione|nome=Zhiyuan|cognome=Lun|nome2=Shuhuan|cognome2=Liu|nome3=Yuan|cognome3=He|data=2014-09|titolo=Investigation of retention behavior for 3D charge trapping NAND flash memory by 2D self-consistent simulation|editore=IEEE|pp=
== Note ==
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