SystemC: differenze tra le versioni

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'''SystemC''' è un tipo di [[linguaggio di descrizione hardware]], simile al [[VHDL]] o al [[Verilog]], utilizzato nella descrizione dei [[Sistema|sistemi]], poiché mostra la sua potenza di funzionamento con [[Modello (scienza)|modelli]] a livello transazionale e comportamentali, nei quali il grado di dettaglio dell'andamento nel tempo dei segnali di uscita viene tralasciato in favore di una più concisa rappresentazione della descrizione della funzione richiesta.

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'''SystemC''' viene spesso pensato come un [[linguaggio di descrizione hardware]], simile al [[VHDL]] o al [[Verilog]], ma più precisamente è un linguaggio di descrizione dei sistemi, poiché mostra la sua potenza di funzionamento nei modelli a transizione di livelli e comportamentali.

== Storia ==

Il SystemC è un insieme di [[Libreria software|librerie]] e macro scritte in [[C++]] con cui è possibile simulare processi concorrenti, ovvero che avvengono nello stesso momento, ognuno descritto attraverso la sintassi C++. Nell'ambiente di lavoro del SystemC, gli oggetti descritti in questo modo possono comunicare in un ambiente simulato ''[[real-time]]'' attraverso segnali di tutti i tipi di dato offerti dal C++, insieme ad altri offerti dalle librerie SystemC, oltre a quelli definiti dall'utilizzatore.

* [[27 settembre]] [[1999]]: annunciata ''Open SystemC Initiative''

* [[1º marzo]] [[2000]]: rilasciatodistribuito SystemC v0.91

* [[28 marzo]] [[2000]]: rilasciatodistribuito SystemC v1.0

* [[1º febbraio]] [[2001]]: rilasciatedistribuite specifiche del SystemC v2.0 ed il [[codice sorgente]] della v1.2 Beta

* [[3 giugno]] [[2003]]: rilasciatodistribuito SystemC 2.0.1 LRM (''language reference manual'')

* [[6 giugno]] [[2005]]: rilasciatodistribuito SystemC 2.1 LRM and TLM 1.0 (''transaction-level modeling'')

* [[12 dicembre]] [[2005]]: [[Institute of Electrical and Electronics Engineers|IEEE]] approva lo [[norma tecnica|standard]] IEEE 1666-2005 per il SystemC

* [[13 aprile]] [[2007]]: rilasciatodistribuito SystemC v2.2

ARM Ltd., CoWare, Synopsys e CynApps unirono le forze per sviluppare SystemC (successivamente CynApps divenne Forte Design Systems), pubblicando la prima bozza nel 1999. Il concorrente principale all'epoca era SpecC, un altro pacchetto ''[[open- source]]'' basato sul C++, sviluppato da membri dell'Università[[Università della California, Irvine|Università di Irvine]], [[California]], e da alcune compagnie giapponesi.

A giugno del 2000 venne formato un gruppo di standardizzazione denominato "''[[Open SystemC Initiative"]]'' con il compito di organizzare le attivitàattività e permettere ai concorrenti di [[Synopsys]], Cadence e [[Mentor Graphics]], di avere voce nello sviluppo.

A luglio 2004 Synopsys terminòterminò il proprio coinvolgimento in SystemC.

== Descrizione ==

Il SystemC è un insieme di [[Libreria software|librerie]] e [[Macro (informatica)|macro]] scritte in [[C++]] con cui è possibile simulare processi concorrenti, ovvero che avvengono nello stesso momento, ognuno descritto attraverso la sintassi C++. Nell'ambiente di lavoro del SystemC, gli oggetti descritti in questo modo possono comunicare in un ambientecontesto simulato ''[[sistema real-time]]'' attraversousando segnali di tutti i tipi di dato offerti dal C++, insieme ad altri offerti dalle librerie SystemC, oltre a quelli definiti dall'utilizzatore.

<!--

The behaviours (processes) defined may be instantiated any number of times, and provisions are made for processes defined by hierarchies of other processes, as one would expect.

-->

Il linguaggio offre una [[semantica]] simile a quella di [[VHDL]] e [[Verilog]], ma al costo di un aggravamento sintattico rispetto a questi. D'altro canto, permette un maggiore libert&agrave;libertà espressiva, come [[programmazione orientata agli oggetti]] e [[Classe (informatica)|classi]] [[template]]. Pi&ugrave;Più in generale, SystemC &egrave;è sia un linguaggio di descrizione sia un sistema di simulazione che permette di generare un eseguibile che si comporta come il modello descritto al momento dell'esecuzione. Le prestazioni del sistema di simulazione non sono difficilmente paragonabili a quelliquelle dei simulatori VHDL/Verilog commercializzati attualmente, specialmente per via delle differenze di ambito applicativo. Mentre Verilog e VHDL sono stati pensati, originariamente proposti e nel tempo sviluppati per la progettazione a ''livello di trasferimento tra registri'' ([[Register transfer level|RTL]]), il SystemC, nei suoi primi anni di vita, ha veicolato una forte spinta verso la progettazione a livelli di astrazione superiore, con produzione di strumenti per la Sintesi di Alto livello e successivi sviluppi del paradigma transazionale, nel quale la comunicazione tramite segnali digitali viene sostituita con un più generico passaggio di messaggi.

== Storia ==

* [[27 settembre]] [[1999]]: annunciata ''Open SystemC Initiative''

* [[1 marzo]] [[2000]]: rilasciato SystemC v0.91

* [[28 marzo]] [[2000]]: rilasciato SystemC v1.0

* [[1 febbraio]] [[2001]]: rilasciate specifiche del SystemC v2.0 ed il [[codice sorgente]] della v1.2 Beta

* [[3 giugno]] [[2003]]: rilasciato SystemC 2.0.1 LRM (''language reference manual'')

* [[6 giugno]] [[2005]]: rilasciato SystemC 2.1 LRM and TLM 1.0 (''transaction-level modeling'')

* [[12 dicembre]] [[2005]]: [[Institute of Electrical and Electronics Engineers|IEEE]] approva lo [[standard]] IEEE 1666-2005 per il SystemC

* [[13 aprile]] [[2007]]: rilasciato SystemC v2.2

Nei fatti, tuttavia, l'iniziale spinta innovativa non ha trovato riscontro nei risultati prodotti; il costo di mantenimento della coerenza della rappresentazione è rimasta in larga misura sulle spalle dell'utilizzatore, data la mancanza di strumenti di controllo semantico sufficientemente robusti, più di quanto non capiti con altri linguaggi di descrizione dell'hardware, e nel frattempo l'introduzione, nel 2005, del SystemVerilog, variante orientata agli oggetti del Verilog, ha di fatto pressoché annullato i vantaggi che la natura di libreria di classi C++ del SystemC aveva dato a questo inizialmente.

ARM Ltd., CoWare, Synopsys e CynApps unirono le forze per sviluppare SystemC (successivamente CynApps divenne Forte Design Systems), pubblicando la prima bozza nel 1999. Il concorrente principale all'epoca era SpecC, un altro pacchetto ''open-source'' basato sul C++, sviluppato da membri dell'Universit&agrave; di Irvine, California, e da alcune compagnie giapponesi.

La parte che aveva destato più interesse nella fase di sviluppo vivace della modellazione transazionale, ovvero la formalizzazione dei concetti di connessione tramite port/export, canali, e socket, è stata riproposta in SystemVerilog, organizzata secondo i dettami della programmazione a [[Design pattern|pattern]], all'interno della libreria di classi [http://accellera.org/downloads/standards/uvm UVM], che attualmente rappresenta l'elemento di maggior successo nell'ambito della progettazione di ambienti e componenti di verifica per la progettazione di dispositivi digitali e ''mixed signal''.

A giugno del 2000 venne formato un gruppo di standardizzazione denominato "Open SystemC Initiative" con il compito di organizzare le attivit&agrave; e permettere ai concorrenti di Synopsys, Cadence e Mentor Graphics, di avere voce nello sviluppo.

A luglio 2004 Synopsys termin&ograve; il proprio coinvolgimento in SystemC.

== Caratteristiche ==

=== Moduli ===

I moduli costituiscono i blocchi base di un progetto SystemC. Un modello di solito consiste in diversi moduli che comunicano attraverso le porte. I moduli possono essere pensati come i blocchi costruttivi del linguaggio.

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Tipi standard estesi:

* sc_int<> 64-bit intero con segno

* sc_uint<> 64-bit intero senza segno

* sc_bigint<> intero a precisione arbitraria con segno

* sc_biguint<> intero a precisione arbitraria senza segno

Tipi logici:

* sc_bit singolo bit a 2 valori

* sc_logic singolo bit a 4 valori

* sc_bv<> vettore di sc_bit

* sc_lv<> vettore di sc_logic

Tipi in virgola fissa:

* sc_fixed<> template in virgola fissa con segno

* sc_ufixed<> template in virgola fissa senza segno

* sc_fix tipo in virgola fissa con segno

* sc_ufix tipo in virgola fissa senza segno

== Esempio ==

Esempio di codice per un sommatore:

<sourcesyntaxhighlight lang="cpp">

#include "systemc.h"

SC_MODULE(adder) // dichiarazione di modulo (classe)

{

sc_in<int> a, b; // porte

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}

};

</syntaxhighlight>

</source>

== Bibliografia ==

* T. Grötker, S. Liao, G. Martin, S. Swan, ''System Design with SystemC''. Springer, 2002. ISBN 14020707211-4020-7072-1

* [{{cita web |1=http://sclive.blogsite.org/ |2=A SystemC based Linux Live CD with C++/SystemC tutorial] |accesso=16 luglio 2007 |urlarchivio=https://web.archive.org/web/20080820010200/http://sclive.blogsite.org/# |dataarchivio=20 agosto 2008 |urlmorto=sì }}

* J. Bhasker, ''A SystemC Primer'', Second Edition, Star Galaxy Publishing, 2004. ISBN 09650391290-9650391-2-9

* D. C. Black, J. Donovan, ''SystemC: From the Ground Up'', Springer 2005. ISBN 03872924030-387-29240-3

* Frank Ghenassia (Editor), ''Transaction-Level Modeling with Systemc: Tlm Concepts and Applications for Embedded Systems'', Springer 2006. ISBN 03872623260-387-26232-6

== Collegamenti esterni ==

* {{en}}cita [web|1=http://www.systemc.org/ |2=Open SystemC 2.x]|lingua=en|accesso=16 luglio 2007|urlarchivio=https://web.archive.org/web/20081006172519/http://systemc.org/#|dataarchivio=6 ottobre 2008|urlmorto=sì}}

* {{en}}cita [httpweb|https://sourceforge.net/projects/systemc/ |Open SystemC 1.0]|lingua=en}}

* {{en}}cita [httpweb|url=https://wwwgithub.deit.univpm.itcom/orcioni/systemc-wms |titolo=SystemC-WMS Homepage]|lingua=en||}}

* {{en}}cita [web|1=http://standards.ieee.org/getieee/1666/ |2=IEEE 1666 Standard System C Language Reference Manual]|lingua=en|accesso=16 luglio 2007|dataarchivio=2 novembre 2010|urlarchivio=https://web.archive.org/web/20101102230506/http://standards.ieee.org/getieee/1666/|urlmorto=sì}}

{{Norme IEEE}}

{{Logica programmabile}}

{{portale|elettronica|informatica}}

[[Categoria:Librerie software]]

[[Categoria:Linguaggi di descrizione hardware]]

[[de:SystemC]]

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