Cell (processore): differenze tra le versioni

Versione delle 04:22, 29 giu 2020

Versione attuale delle 19:10, 24 apr 2024

(8 versioni intermedie di 8 utenti non mostrate)

Riga 1:

{{NN|informatica|ottobre 2010}}

[[File:Cell-Processor.jpg|thumb|Immagine del processore]]

'''Cell''' è una tipologia di [[CPU|processori]] sviluppati da [[Sony]] in cooperazione con [[IBM]] e [[Toshiba]].

La famiglia di processori Cell è sviluppata per permetterne un utilizzo quasi universale, infatti questi processori sono stati pensati per essere in grado di coprire i mercati che vanno dalle applicazioni dedicate ([[Sistema embedded|embedded]]) fino al mercato dei [[mainframe]]. Si tratta di [[CPU]] progettate per utilizzare la [[Calcolo parallelo|computazione parallela]] e Sony li utilizzaha utilizzati anche per la sua console [[PlayStation 3]].

== Caratteristiche tecniche ==

[[File:Schema Cell.png|thumb|upright=1.8|Architettura del processore]]

[[File:PPE (Cell).png|thumb|upright=1.8|Schema unità PPE]]

Sebbene Cell possa avere molte configurazioni, la versione base prevede un'unità chiamata ''Power Processing Element'' (''PPE'') e 8 unità "Synergistic Processing Element" ("SPE"). L'unità PPE non è il processore primario infatti il suo compito è controllare e sincronizzare le unità SPE che dovranno eseguire la maggior parte delle computazioni.

Sebbene Cell possa avere molte configurazioni, la versione base prevede un'unità chiamata ''Power Processing Element'' (''PPE'') e 8 unità "Synergistic Processing Element" ("SPE"). L'unità PPE non è il processore primario infatti; il suo compito è quello di controllare e sincronizzare le unità SPE che dovranno eseguire la maggior parte delle computazioni.

Il PPE è un insieme di chip che comprende un PXU cioè un'unità logica di elaborazione per Fixed e [[Numero in virgola mobile|Floating point]] e in aggiunta i registri SIMD (in totale ha 32 registri a 128 bit), 2 [[CPU cache|cache]] L1 ambedue di 32Kb ma una per dati e l'altra per il codice, e inoltre anche una cache unificata per dati e codice L2 da 512Kb. Può accedere direttamente alla memoria principale tramite chiamata [[Direct Memory Access|DMA]]. Questa unità inoltre può elaborare 2 [[Thread (informatica)|thread]] simultaneamente (l'insieme tra PXU e cache L1 è il PPU). La SPE è un insieme di chip che comprende un SXU cioè un'unità logica formata da due [[Pipeline dati|pipeline]] concorrenti una per il carico in prefetching dei dati e l'altra per l'elaborazione in Fixed e Floating point tuttavia hanno registri solo SIMD unificati (128 a 128bit). Possiede inoltre una LS o local storage 256Kb ad alta velocità ed è l'unica memoria a cui la SXU può accedere, infatti se essa ha bisogno di un'informazione dalla memoria principale interviene un altro chip contenuto nella SPE che si chiama MCF (Memory Flow Controller) e che ha il compito di portare dalla memoria principale (tramite chiamate DMA) o eventualmente anche dalle altre LS, l'informazione alla sua LS. (L'insieme tra SXU e LS è la SPU) inoltre le SPE elaborano un solo thread ma molto più velocemente dei normali PPE.

Il PPE è un insieme di chip che comprende un PXU, cioè un'unità logica di elaborazione per Fixedoperazioni in virgola fissa e [[Numero in virgola mobile|Floatingvirgola pointmobile]], e contiene in aggiunta i registri SIMD (in totale ha 32 registri a 128 bit), 2 [[CPU cache|cache]] L1 ambedue di 32Kb ma32KkB (una per dati e l'altra per il codice), e inoltre possiede anche una cache L2 unificata per dati e codice, L2grande da 512Kb512kB. Può accedere direttamente alla memoria principale tramite chiamata [[Direct Memory Access|DMA]]. Questa unità inoltre può elaborare 2 [[Thread (informatica)|thread]] simultaneamente (l'insieme tra PXU e cache L1 è il PPU){{Chiarire}}. La SPE è un insieme di chip che comprende un SXU, cioè un'unità logica formata da due [[Pipeline dati|pipeline]] concorrenti, una per il carico in prefetching dei dati e l'altra per l'elaborazione in Fixedvirgola fissa e Floating[[Numero pointin virgola mobile|virgola mobile]]; tuttavia hanno registri solo registri SIMD unificati (128 a 128bit){{Chiarire}}. Possiede inoltre una LS o localLocal storageStorage, di 256Kb256kB ad alta velocità ed è l'unica memoria a cui la SXU può accedere,; infatti, se essa ha bisogno di un'informazione dalla memoria principale, interviene un altro chip contenuto nella SPE, cheil si chiamacosiddetto MCF (Memory Flow Controller) e che ha il compito di portare dalla memoria principale (tramite chiamate DMA) o eventualmente anche dalle altre LS, l'informazione alla sua LS. (L'insieme tra SXU e LS è la SPU){{Chiarire}} inoltre le SPE elaborano un solo thread ma molto più velocemente dei normali PPE.

I processori comunicano fra loro per mezzo dell'EIB (Element Interconnect Bus), che lavora alla metà della [[frequenza]] del processore e comunicano con l'esterno con il [[Bus (informatica)|bus]] FlexIO a 6,4 GHz (ma la frequenza è variabile, ad esempio, quello del Cell integrato nella Playstation 3 lavora a 5 GHz) e con la memoria attraverso un bus XDR ([[Extreme Data Rate]]) a 3,2 GHz: Sia FlexIO che XDR si basano su tecnologie di [[Rambus]] e sono gestiti da controller integrati nel chip. Grazie ad un accordo stipulato con Rambus nel [[2003]], le memorie XDR DRAM che equipaggiano i dispositivi Cell-based vengono prodotte direttamente da Sony e Toshiba.

I processori comunicano fra loro per mezzo dell'EIB (Element Interconnect Bus), che lavora alla metà della [[frequenza]] del processore e comunicano con l'esterno con il [[Bus (informatica)|bus]] FlexIO a 6,4 GHz (ma la frequenza è variabile, ad esempio, quello del Cell integrato nella Playstation 3 lavora a 5 GHz) e con la memoria attraverso un bus XDR ([[Extreme Data Rate]]) a 3,2 GHz: Siasia FlexIO che XDR si basano su tecnologie di [[Rambusrambus]] e sono gestiti da controller integrati nel chip. Grazie ad un accordo stipulato con Rambus nel [[2003]], le memorie XDR DRAM che equipaggiano i dispositivi basati sull'architettura Cell-based vengono prodotte direttamente da Sony e Toshiba.

Nelle architetture finora prodotte gli SPE sono ottimizzati per il calcolo su singola precisione; ogni SPE è dotato di 4 [[Unità aritmetica e logica|ALU]] a 2 stadi per dati a singola precisione e può dunque eseguire sino ad 8 operazioni contemporaneamente. Gli SPE supportano anche il calcolo su dati a precisione doppia ma non dispongono di unità specializzate, tali calcoli sono eseguiti da quelli per la precisione singola con prestazioni circa 1/8 rispetto a quelle su precisione singola. Sono comunque previste implementazioni successive dell'architettura che supportino ad hardware la precisione doppia non pagando dunque queste penalizzazioni.

Nelle architetture finora prodotte gli SPE sono ottimizzati per il calcolo su singola precisione; ogni SPE è dotato di 4 [[Unità aritmetica e logica|ALU]] a 2 stadi per dati a singola precisione e può dunque eseguire sino ad 8 operazioni contemporaneamente. Gli SPE supportano anche il calcolo su dati a precisione doppia ma non dispongono di unità specializzate,; tali calcoli sono eseguiti dadagli quelliSPE per la precisione singola con prestazioni circa 1/8 rispetto a quelle sua precisione singola. Sono comunque previste implementazioni successive dell'architettura che supportino adin hardware la precisione doppia non pagando dunque queste penalizzazioni.

[[Toshiba]] ha sviluppato un co-processore con 4 SPE, ma senza PPE, chiamato [[SpursEngine]] e progettato per accelerare il 3D e gli effetti speciali dei film nei prodotti elettronici di massa (es. [[PlayStation 3]]).

Riga 50:

== Cell nei supercomputer ==

{{vedi anche|IBM Roadrunner}}

IBM, nel settembre [[2006]] comunicò la realizzazione di un nuovo supercomputer, destinato al Laboratorio Nazionale di [[Los Alamos]] nel [[Nuovo Messico]], per il Dipartimento dell'Energia statunitense.

Roadrunner (questo il suo nome), è entrato in funzione nel 2008, ed è subito diventato il più veloce calcolatore mai realizzato. Attualmente è secondo nella classifica dei 500 supercomputer più veloci al mondo, superato nel 2009 dal [[Cray Jaguar]]. Appena entrato in funzione, Roadrunner era ben 4 volte più potente dell'allora leader in classifica, vale a dire il sistema [[Blue Gene|BlueGene/L]], raggiungendosuperando per la prima volta la storica velocitàsoglia di un petaflop.PetaFLOPS Sie parlaarrivando quindia della1,6 capacitàPetaFLOPS: di eseguire ben 1.600{{formatnum:1600}} [[Bilione|bilioni]] (1,6 x 10¹⁵) di operazioni al secondo<ref>[http://news.{{cn}}cnet.com/Military-supercomputer-sets-record/2100-1010_3-6241145.html?tag=nefd.top Military supercomputer sets record - CNET News<!-- Titolo generato automaticamente -->]</ref>.

In realtà tale sistema non è stato realizzato utilizzando esclusivamente il processore Cell; i nodi di calcolo sono infatti composti da processori [[Advanced Micro Devices|AMD]] [[Opteron]], a cui sono affiancati i processori Cell, utilizzati per accelerare i calcoli in virgola mobile. In generale esiste un rapporto 1:1 (relativamente ai nodi di computazione) tra il numero di core Opteron e il numero di core Cell. In particolare IBM ha scelto di utilizzare il processore PowerXCell 8i, in quanto fornisse istruzioni SIMD che permettono di eseguire quattro operazioni in virgola mobile per [[ciclo di clock]]. Inoltre esso è in grado di eseguire calcoli in virgola mobile a doppia precisione ad una velocità cinque volte superiore rispetto alla generazione precedente di processori Cell/B.E.

Riga 58 ⟶ 59:

In totale Roadrunner include 12960 processori Cell.

==Altri progettiNote ==

<references />

== Altri progetti ==

{{interprogetto}}

== Collegamenti esterni ==

* {{cita web|1=http://www-306.ibm.com/chips/news/2001/0312_sony-toshiba.html|2=Sony, IBM, and Toshiba announces Cell development|lingua=en|accesso=23 febbraio 2005|urlarchivio=https://web.archive.org/web/20040803172540/http://www-306.ibm.com/chips/news/2001/0312_sony-toshiba.html|dataarchivio=3 agosto 2004|urlmorto=sì}}

* {{cita web|url=http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO2&Sect2=HITOFF&u=/netahtml/search-adv.htm&r=1&f=G&l=50&d=PTXT&p=1&p=1&S1=((Sony+AND+PE)+AND+APU)&OS=Sony+AND+PE+AN%20D+APU&RS=((Sony+AND+PE)+AND+APU)|titolo=Patent #6,526,491 (related to the cell processor)|lingua=en|accesso=23 febbraio 2005|dataarchivio=15 dicembre 2018|urlarchivio=https://web.archive.org/web/20181215231257/http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO2&Sect2=HITOFF&u=/netahtml/search-adv.htm&r=1&f=G&l=50&d=PTXT&p=1&p=1&S1=((Sony+AND+PE)+AND+APU)&OS=Sony+AND+PE+AN%20D+APU&RS=((Sony+AND+PE)+AND+APU)|urlmorto=sì}}

* {{cita web|url=http://www.eet.com/semi/news/showArticle.jhtml?articleId=54200580|titolo=EE Times article on ISSCC paper presentation|lingua=en}}

* {{cita web|1=http://www.scei.co.jp/corporate/release/pdf/041129ae.pdf|2=Sony/Toshiba Press Release on Cell Production|lingua=en|accesso=23 febbraio 2005|urlarchivio=https://web.archive.org/web/20050331084428/http://www.scei.co.jp/corporate/release/pdf/041129ae.pdf|dataarchivio=31 marzo 2005|urlmorto=sì}}

* {{cita web|1=http://www.scei.co.jp/corporate/release/pdf/041129be.pdf|2=Sony PR on one-rack 16 TFLOP workstation|lingua=en|accesso=23 febbraio 2005|urlarchivio=https://web.archive.org/web/20050331070131/http://www.scei.co.jp/corporate/release/pdf/041129be.pdf|dataarchivio=31 marzo 2005|urlmorto=sì}}

* {{cita web|1=http://pcweb.mycom.co.jp/news/2004/11/29/011bl.jpg|2=Link to image of ISSCC presentation abstract for 90nm process|lingua=en|accesso=19 aprile 2021|urlarchivio=https://web.archive.org/web/20141109030645/http://news.mynavi.jp/news/2004/11/29/011bl.jpg|dataarchivio=9 novembre 2014|urlmorto=sì}}

* {{cita web|url=http://www.realworldtech.com/page.cfm?ArticleID=RWT021005084318|titolo=Technical details the of Cell Architecture (presented at the ISSCC 2005)|lingua=en|accesso=23 febbraio 2005|urlarchivio=https://web.archive.org/web/20120510093208/http://www.realworldtech.com/page.cfm?ArticleID=rwt021005084318|dataarchivio=10 maggio 2012|urlmorto=sì}}

* {{cita web|http://www.blachford.info/computer/Cells/Cell0.html|In-depth look at the architecture|lingua=en}}