Intel Core Microarchitecture: differenze tra le versioni

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{{F|microprocessori|luglio 2010}}

Con il nome '''Intel Core Microarchitecture''' viene identificata l'[[Microarchitettura|architettura]] di ottava generazione sviluppata per i [[processore|processori]] [[Intel]] come sostituta della vecchia [[NetBurst]] che era alla base dei [[Pentium 4]] e [[Pentium D]].

L'architettura "Core" è arrivata sul mercato a metàluglio [[2006]] attraverso i processori [[Core 2 Duo]] e [[Core 2 Extreme]] conosciuti con il nome in codice di [[Conroe (microprocessore)|Conroe]] e [[Merom (microprocessore)|Merom]] (oltre che nella variante per gli [[Xeon]] conosciuta come [[Woodcrest (hardware)|Woodcrest]]).

== Cardini dell'architettura "Core" ==

L'architettura "Core" affonda le proprie radici nella filosofia alla base del progetto [[Banias]], il primo [[Pentium M]] delle piattaforme [[Centrino]], che è stato il primo progetto in cui Intel si è preoccupata di ottimizzare il consumo energetico pur mantenendo un elevato livello di prestazioni.

La prima versione della piattaforma "Core" èera basata su processori [[dual core]] costruiti a [[65 nm]]. Successivamente, a fine [[2007]] arriverannosono arrivati i primi processori a [[45 nm]], [[Penryn (computer)|Penryn]], [[Wolfdale]] e [[Yorkfield]] che continuerannocontinuano ad essere basati sull'architettura "Core", sebbene in una versione rivista e migliorata, chiamata da Intel come "'''Enhanced Intel Core Microarchitecture'''".

La nuova architettura "Core" vedeha visto l'introduzione di 6 grandi innovazioni rispetto al passato, descritte brevemente di seguito; per alcune di queste non si tratta in realtà di un vero e proprio "debutto", in quanto sonoerano state testate anticipatamente nel progetto [[Core Duo]] [[Yonah]], predecessore di [[Merom (microprocessore)|Merom]] nello sviluppo della piattaforma [[Centrino Duo]]. Attraverso l'architettura "Core" però esse sono state ulteriormente rifinite così da poter trovare la propria collocazione definitiva in un progetto di ampie dimensioni.

==== Wide Dynamic Execution ====

[[File:Intel Core2 arch.svg|thumb|upright=1.4|Architettura Core 2]]

Attraverso questa tecnologia è possibile eseguire più istruzioni per ciclo di [[clock]] rispetto a quanto era possibile nei processori basati sulle architetture precedenti. Ogni core può ora completare 4 istruzioni contemporaneamente, contro le 3 consentite da NetBurst. La lunghezza della [[pipeline]] si è accorciata molto rispetto a quella impiegata precedentemente; il primo processore Netburst, ovvero il Pentium 4 [[Willamette]], aveva una pipeline a 20 stadi che erano poi saliti a ben 31, nell'ultima evoluzione del Pentium 4, il core [[Prescott]]. L'architettura "Core" invece riprende la pipeline sviluppata già per il processore [[Yonah]] ed è a 14 stadi. È necessario sottolineare come una pipeline più corta sia meno vulnerabile ai salti nella successione di istruzioni e nella lettura di dati dalla memoria [[RAM]], anche se rende più difficile raggiungere frequenze di clock elevate: si tratta "solo" di trovare il giusto bilanciamento.

Attraverso questa tecnologia è possibile eseguire più istruzioni per [[ciclo di [[clock]] rispetto a quanto era possibile nei processori basati sulle architetture precedenti. Ogni core può ora completare 4 istruzioni contemporaneamente, contro le 3 consentite da NetBurst. La lunghezza della [[Pipeline dati|pipeline]] si è accorciata molto rispetto a quella impiegata precedentemente;, infatti il primo processore Netburst, ovvero il Pentium 4 [[Willamette]], aveva una pipeline a 20 stadi che erano poi saliti a ben 31, nell'ultima evoluzione del Pentium 4, il core [[Prescott]]. L'architettura "Core" invece riprende la pipeline sviluppata già per il processore [[Yonah]] ed è a 14 stadi. È necessario sottolineare come una pipeline più corta sia meno vulnerabile ai salti nella successione di istruzioni e nella lettura di dati dalla memoria [[RAM]], anche se rende più difficile raggiungere frequenze di clock elevate: si tratta "solo" di trovare il giusto bilanciamento.

All'interno di questa tecnologia ne trova posto anche un'altra chiamata "Macro-Fusion" che consente, secondo Intel, di unire tra loro alcune istruzioni per ottenre un'elaborazione più veloce. In pratica se su 10 istruzioni processate, 2 possono essere fuse tra loro, il processore eseguirà 8 istruzioni "semplici" e una aggregata attraverso proprio la tecnica "Macro-Fusion", ottenendo un aumento di prestazioni di circa il 10%.

All'interno di questa tecnologia ne trova posto anche un'altra chiamata "''Macro-Fusion''" che consente, secondo Intel, di unire tra loro alcune istruzioni per ottenreottenere un'elaborazione più veloce. In pratica se su 10 istruzioni processate, 2 possono essere fuse tra loro, il processore eseguirà 8 istruzioni "semplici" e una aggregata attraverso proprio la tecnica "Macro-Fusion", ottenendo un aumento di prestazioni di circa il 10%.

==== Advanced Digital Media Boost ====

Le operazioni svolte dai set di istruzioni [[SIMD]] che Intel ha sviluppato nel corso degli anni e che sono stati implementati anche nell'architettura "Core", vale a dire [[MMX]], [[Streaming SIMD Extensions|SSE]], [[SSE2]] e [[SSE3]], sono state ulteriormente velocizzate. Ora è possibile eseguire le istruzioni a [[128 bit]] (in realtà vengono uniti 4 elementi vettoriali a [[32 bit]] in un'unico blocco da 128 bit) SSE, SSE2 e SSE3 in un solo ciclo di clock, grazie alla presenza di ben 3 [[Arithmetic Logic Unit|ALU]] (Arithmetical Logical Unit).

==== Advanced SmartDigital CacheMedia Boost ====

Le operazioni svolte dai set di istruzioni [[SIMD]] che Intel ha sviluppato nel corso degli anni e che sono stati implementati anche nell'architettura "Core", vale a dire [[MMX]], [[Streaming SIMD Extensions|SSE]], [[SSE2]] e [[SSE3]], sono state ulteriormente velocizzate. Ora è possibile eseguire le istruzioni a [[128 bit]] (in realtà vengono uniti 4 elementi vettoriali a [[32 bit]] in un' unico blocco da 128 bit) SSE, SSE2 e SSE3 in un solo ciclo di clock, grazie alla presenza di ben 3 [[Arithmetic Logic Unit|ALU]] (Arithmetical Logical Unit).

Anche in questo caso si tratta di una tecnologia che Intel ha testato già con il processore Yonah; La [[cache]] L2 di un processore [[dual core]] viene finalmente condivisa da ciascun core. I vantaggi di tale tecnologia sono molteplici, infatti se da una parte viene minimizzato il traffico di dati sul [[BUS]] rispetto ad una soluzione dual core a 2 cache separate, dall'altra consente ad un core di utilizzare l'intera cache nel caso in cui l'altro core fosse al momento inattivo, cosa che può facilmente accadere con tutte quelle applicazioni che non sono in grado di sfruttare la presenza di più di un core in un sistema. Ora non può neanche più accadere che uno stesso dato sia duplicato nella cache L2, cosa che poteva accadere con i Pentium D dove le cache, essendo separate per ciascun core, potevano contenere dati replicati.

==== SmartAdvanced MemorySmart AccessCache ====

Anche in questo caso si tratta di una tecnologia che Intel ha testato già con il processore Yonah; La [[cache]] L2 di un processore [[dual core]] viene finalmente condivisa da ciascun core. I vantaggi di tale tecnologia sono molteplici, infatti se da una parte viene minimizzato il traffico di dati sul [[BUSBus (informatica)|bus]] rispetto ad una soluzione dual core a 2 cache separate, dall'altra consente ad un core di utilizzare l'intera cache nel caso in cui l'altro core fosse al momento inattivo, cosa che può facilmente accadere con tutte quelle applicazioni che non sono in grado di sfruttare la presenza di più di un core in un sistema. OraUn nonaltro puòvantaggio neancheche piùderiva accadereda questo tipo di implementazione è l'impossibilità che uno stesso dato siapossa essere duplicato nella cache L2, cosa che poteva accadere con i Pentium D dove le cache, essendo separate per ciascun core, potevano contenere dati replicati.

La presenza di una cache L2 unificata di grandi dimensioni richiede una maggiore attenzione nel suo sfruttamento per non limitarne l'efficienza. Un processore dual core basato sulla nuova architettura integra 8 unità [[prefetch|prefetcher]]: più precisamente, si tratta di 2 data e 1 istruction prefetcher per ciascun core e 2 prefetcher come parte della cache L2 condivisa. Lo scopo del prefetcher è quello di leggere i dati all'interno di un'unità ad alto livello usando un algoritmo invasivo. Questo è progettato per fornire dati che devono essere forniti velocemente, riducendo le latenze e incrementando l'efficienza. I prefetchers di memoria guardano constantemente i modelli d'accesso di memoria, provando a prevedere se c'è qualcosa che possa essere inserito nella cache L2, nel caso in cui questi dati possano essere richiesti successivamente.

=== Smart Memory Access ===

Attraverso altri miglioramenti vari, si è potuto ottenere un generale abbassamento delle latenze di accesso alla memoria [[RAM]]. Accade spesso infatti, che il caricamento delle istruzioni debba attendere l'esecuzione di altre istruzioni. Il cosiddetto "Memory Disambiguation Predictor" dovrebbe limitare al massimo la possibilità di ambiguità della memoria in modo da sfruttare meglio la pipeline ed evitare svuotamenti a causa di dati non ancora disponibili. Si tratta di una innovazione che va a risolvere un vero tallone d'Achille della precedente architettura NetBurst.

La presenza di una cache L2 unificata di grandi dimensioni richiede una maggiore attenzione nel suo sfruttamento per non limitarne l'efficienza. Un processore dual core basato sulla nuova architettura integra 8 unità [[prefetch|prefetcher]]er: più precisamente, si tratta di 2 ''data prefetcher'' e 1 ''istruction prefetcher'' per ciascun core e altri 2 prefetcher come parte della cache L2 condivisa. Lo scopo del prefetcher è quello di leggere i dati all'interno di un'unità ad alto livello usando un algoritmo invasivo. Questo è progettato per fornire dati che devono essere forniti velocemente, riducendo le latenze e incrementando l'efficienza. I prefetchers di memoria guardanomonitorizzano constantementecostantemente i modelli d'accesso di memoria, provandotentando adi prevedere se c'èqualche qualcosa chedato possa essere inserito nella cache L2, nel caso in cui questi dati possano essere richiesti successivamente.

Attraverso altri miglioramenti vari, si è potuto ottenere un generale abbassamento delle latenze di accesso alla memoria [[RAM]].: Accadeaccade spesso infatti, che il caricamento delle istruzioni debba attendere l'esecuzione di altre istruzioni. Il cosiddetto "''Memory Disambiguation Predictor''" dovrebbe limitare al massimo la possibilità di ambiguità della memoria in modo da sfruttare meglio la pipeline ed evitare svuotamenti a causa di dati non ancora disponibili. Si tratta di una innovazione che va a risolvere un vero [[Tallone di Achille|tallone d'Achille]] della precedente architettura NetBurst.

==== Intelligent Power Capability ====

==== Intelligent Power Capability ====

Anche per questa caratteristica Intel non ha rivelato dettagli molto esaurienti: in generale, il suo scopo è quello di ottimizzare ulteriormente il processo che regola la distribuzione del lavoro sui due core in modo da sfruttare tutta la potenza di calcolo a disposizione solo se questa viene effettivamente richiesta dal sistema.

==== Intel Extended Memory 64 Technology ====

In questo caso non si tratta di una vera e propria novità, infatti tale tecnologia, conosciuta come [[EM64T]] era già stata introdotta da Intel con i Pentium 4 Prescott. Per la prima volta però, l'elaborazione di codice a [[64 bit]] è possibile in tutti i settori di mercato, compreso quello mobile.

=== Innovazioni specifiche per il settore mobile ===

Di seguito vengono illustrate altre caratteristiche introdotte con la nuova architettura solo nelle versioni di processore destinate all'impiego in piattaforme mobile. Inizialmente quindi, esse sonoerano presenti solo nel processore Merom, poi verrannosono state integrate anche nel processore Penryn (successore di Merom).

==== Intel Dynamic Power Coordination ====

Il suo compito è quello di cooordinarecoordinare la tecnologia [[SpeedStep]] e le transizioni della modalità inattiva di ''power management'' (C-state) in modo indipendente per ogni core per risparmiare energia.

==== Intel Dynamic Bus Parking ====

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Consente di risparmiare energia spostando i dati della cache nella memoria di sistema durante i periodi di inattività per ridurre il voltaggio della CPU.

== Enhanced Core Microarchitecture ovvero... le migliorie introdotte con Penryn ==

Con l'arrivo della produzione di chip a [[45 nm]], dellaconosciute anche come appartenenti alla famiglia Penryn (sebbene Penryn sia in realtà il nome della versione mobile, verrannoe non il nome in codice dell'intera revisione dell'architettura), sono state introdotte alcune migliore all'architettura "Core" che, per l'occasione, è stata identificata da Intel come "''Enhanced Core Microarchitecture''". Tra queste si possono evidenziare le seguenti:

* '''Nuovo Divider Radix-16''': dovrebbevelocizza velocizzarele applicazioni di calcolo scientifico in cui sono particolarmente frequenti elaborazione legate alle divisioni. Rispetto all'architettura originale è possibile processare 4 [[bytesbyte]] per ciclo di clock contro 2; dovrebbe essere migliorata anche la latenza di alcune operazioni in [[virgola mobile]].

* '''Operazioni di [[virtualizzazione]] migliorate''': la tecnologia di virtualizzazione [[Vanderpool]] ha subiràsubito un'ottimizzazione in modo da velocizzare le modalità attraverso le quali il processore passa da una [[macchina virtuale]] all'altra, con incrementi prestazionali che dovrebbero variare dal 25% al 75% a seconda del tipo di applicazioni.

* '''Nuove istruzioni SSE4''': inialmenteinizialmente previste già per la prima generazione di processori basati su architettura "Core", il set di istruzioni [[SSE4]] è stato successivamente rimandato ai processori a 45  nm. Si tratta di istruzioni che consentono di migliorare notevolmente le prestazioni in ambito multimediale soprattutto nella codifica/decodifica di flussi video ad alta definizione. Più precisamente sono state implementate solo 47 delle 54 istruzioni previste dal set SSE4 vero e proprio e per questo motivo Intel indica le nuove istruzioni inserite nelle evoluzioni a 45 nm dell'architettura Core, come SSE4.1 (dove. 1 indica la prima versione); l'intero set delle istruzioni, indicato come SSE4.2 verrà incorporato solo nella futura architettura [[Nehalem (hardware)|Nehalem]], successiva alla Core.

* '''Aumento della cache L2 del 50%''': in tutti i prodotti della nuova generazione la [[cache]] L2 aumenteràè aumentata del 50%, diventando di 6 MB nei dual core e 12 MB nei quad core, e inoltre ha un'[[CPU cache#Associatività|associatività]] passata da 16 a 24 livelli. Questa modifica consente di ottenere un "''hit rate''", cioè un "tasso di successo" nel fornire il dato richiesto dal processore per l'elaborazione, che sia sufficientemente elevato e allo stesso tempo poter mantenere valori di latenza non eccessivamente alti.

* '''BUS fino a 1333  MHz''': sebbene introdotto anche nelle ultime evoluzioni dei core a 65  nm, saràè nei prodotti a 45  nm che il nuovo BUS a 1333  MHz troveràha trovato la suapropria collocazione definitiva consentendo, soprattutto nei quad core, di ridurre il collo di bottiglia nello scambio di informazioni tra i vari core e la RAM.

In piùInoltre nelle versioni destinate all'impiego in ambito mobile:

* '''Nuova tecnologia [[Intel Deep Power-Down]]''': l'evoluzione delle CPU mobile mira a diminuire sempre di più l'energia dissipata affinando continuamente le tecniche di risparmio energetico in tutte quelle situazioni di utilizzo nel quale alla CPU non viene richiesta tutta la potenza elaborativa. Questa nuova tecnologia, affiancandosi alla SpeedStep, dovrebbeè in grado di portare il processore nella più ridotta condizione di consumo qualora il carico di lavoro richiesto fossesia prossimo allo zero.

== Considerazioni sull'efficienza: Stop alla corsa ai GHz ==

Una conseguenza molto importante delle varie migliorie introdotte con la nuova architettura risiede nel fatto che la corsa a frequenze di [[clock]] sempre più elevate diminuirà di parecchio, nei prossimi anni, nel segmento dei sistemi Desktop, pur naturalmente non arrestandosi; a parziale conferma di questo fatto si può notare che gli stadi della [[Pipeline dati|pipeline]] previsti dalla nuova architettura sono 14, al posto dei 12 del primo Pentium M Banias, e questo ha contribuito ad aumentare solo leggermente la frequenza di funzionamento. Infatti, più sono gli stadi della pipeline, e più essi sono elementari; di conseguenza ogni singolo stadio richiede meno cicli di clock per essere eseguito, e siccome i vari stadi possono essere eseguiti contemporaneamente si può innalzare la frequenza massima. Questo è uno dei motivi per cui Intel con il progetto [[Pentium 4]] [[Willamette]] prima, e quello [[Prescott]] poi, ha progressivamente aumentato il numero di stadi fino ad arrivare a ben 31; la frequenza massima è cresciuta molto fino a sfiorare i 4  GHz, ma di pari passo si ha avuto un decadimento dell'efficienza dell'architettura: si tratta "solo" di trovare il giusto bilanciamento, che Intel sembra aver trovato proprio con l'architettura "Core".

== Differenza di prestazioni rispetto a NetBurst ==

==== Settore desktop ====

Il settore in cui Intel soffriva di più il confronto con la rivale [[Advanced Micro Devices|AMD]] in termini di efficienza, era quello desktop e proprio in questo settore si ha avuto la maggior rivoluzione con l'adozione della nuova architettura. I nuovi processori Core 2 Duo [[Conroe (microprocessore)|Conroe]] hanno dimostrato un salto prestazionale di ben il 40% rispetto alla [[CPU]] Pentium D 950 (ovvero la più veloce CPU NetBurst, basata su [[coreProcessore (hardware)multicore|core]] [[Presler]]) riducendo contemporaneamente il consumo massimo di un altrettanto 40%.

==== Settore Mobilemobile ====

In ambito mobile, la differenza del nuovo processore Core 2 Duo [[Merom (microprocessore)|Merom]] rispetto al predecessore [[core Duo]] [[Yonah]] sonoerano meno marcate, dato che quest'ultimo anticipava già alcune caratteristiche poi implementate nella nuova architettura, ma comunque si è riscontrato un aumento di prestazioni di circa il 20% rispetto ad un Core Duo T2600, a parità di consumo energetico.

==== Settore Serverserver ====

In ambito server, Intel ha mantenuto in vita il marchio [[Xeon]] pur cambiando architettura. I nuovi Xeon basati su core [[Woodcrest (hardware)|Woodcrest]], sono stati in grado, in particolari ambiti, di aumentare le prestazioni anche dell'80% rispetto ad un modello Xeon 2,8  GHz con core [[Paxville (hardware)|Paxville]], riducendo contemporaneamente il consumo massimo di circa il 35%.

== Considerazioni sull'abbinamento "Processo produttivo/Architettura" di Intel ==

{{vedi anche|Intel Tick-Tock}}

Intel con la presentazione dell'architettura "Core" ha dichiarato l'intenzione di presentare una nuova architettura ogni 2 anni. Ma per aumentare le prestazioni mantenendo sotto controllo anche il consumo energetico di una CPU, è necessario non solo ottimizzare l'architettura ma anche produrre i nuovi processori con processi costruttivi sempre più raffinati.

IntelA conpartire la presentazionedall'introduzione dell'architettura "Core", successiva alla [[NetBurst]] e avvenuta a metà [[2006]], Intel ha dichiarato l'intenzione di presentare una nuova architettura ogni 2 anni., Main permodo da poter tenere il passo con la famosa [[Legge di Moore]]. Per aumentare le prestazioni mantenendodi una CPU mantenendone sotto controllo anche il consumo energetico di una CPU, è necessario non solo ottimizzareottimizzarne l'architettura, ma anche produrrerealizzare i nuovi processoridispositivi con processi costruttiviproduttivi sempre più raffinati.

Già a partire dagli inizi del [[2006]], Intel ha iniziato a seguire una "linea" che appare molto ragionevole per limitare gli imprevisti delle innovazioni tecnologiche necessarie al rinnovamento generazionale dei propri processori, e che è stata recentemente soprannominata dallo stesso produttore, "Tick-Tock": prima viene introdotta una nuova tecnologia produttiva (la fase "Tick") sulla base di un'architettura già collaudata, e in seguito questa viene adottata su una nuova architettura (la fase "Tock") quando la produzione con un determinato processo è ormai avviata con ottimi risultati e rese elevate. I primi esponenti di questa nuova filosofia di progetto, sono stati i processori [[Pentium D]] [[Presler]] (che avevano praticamente la stessa architettura dei precedenti [[Smithfield]]) con cui è stato introdotto il processo produttivo a 65 nm (quindi fanno parte della fase "Tick"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel è passata alla nuova architettura "Core" dei Core 2 Duo, prodotta sempre a 65 nm (appartenente alla fase "Tock").

Per limitare gli imprevisti delle innovazioni tecnologiche necessarie al rinnovamento generazionale dei propri processori, a partire dagli inizi del [[2006]] Intel ha iniziato a seguire una strategia denominata "[[Intel Tick-Tock|Tick-Tock]]": prima viene introdotta una nuova tecnologia produttiva sulla base di un'architettura già collaudata (la fase "''Tick''") e in seguito, quando tale tecnologia è in grado di fornire [[resa produttiva|rese]] elevate, la si adotta per produrre una nuova architettura (la fase "''Tock''").

In maniera analoga, nel terzo trimestre [[2007]], Intel presenterà il processore [[Penryn]] che è in sostanza un [[die-shrink]] del Core 2 Duo, a 45 nm (fase "Tick"). Nel [[2008]], quando anche questo processo produttivo sarà a punto, arriverà la nuova architettura [[Nehalem]] (fase "Tock"). La sua evoluzione Nehalem-C (recentemente rinominata [[Westmere]]) sarà costruita a 32 nm, in modo da collaudare anche questa tecnologia in vista dell'architettura successiva [[Sandy Bridge]].

I primi esponenti di questa nuova filosofia di progetto, furono i processori [[Pentium D]] [[Presler]] (che avevano praticamente la stessa architettura dei precedenti [[Smithfield (informatica)|Smithfield]]) con cui venne introdotto il processo produttivo a [[65 nm]] (fase "''Tick''"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel passò alla nuova architettura Core dei [[Core 2 Duo]], prodotta sempre a 65 nm (fase "''Tock''").

Questa metodologia di sviluppo, nelle intenzioni di Intel, minimizzerà i rischi propri dell'adozione di una nuova tecnologia produttiva con un'architettura a sua volta completamente nuova, consentendo ai progettisti di concentrarsi, ad anni alterni, a risolvere solo una delle due tipologie di problematiche.

{{Vedi anche|Intel (approccio ciclo evolutivo cpu)}}

In maniera analoga, neltra terzola trimestrefine del [[2007]] e l'inizio del [[2008]], Intel presenteràpresentò ili processoreprocessori [[Penryn (computer)|Penryn]] e [[Wolfdale]] che èerano in sostanza undei [[die-shrink]] del Core 2 Duo, a 45  nm (fase "Tick"). NelA fine [[2008]], quando anche questo processo produttivo saràera ormai a punto, arriverà la nuovaarrivò l'architettura [[Nehalem (hardware)|Nehalem]] (fase "''Tock''"). La sua evoluzione Nehalem-C (recentemente rinominata [[Westmere (hardware)|Westmere]]) saràè costruitastata realizzata a 32  nm a partire dai primi mesi del [[2010]] (fase "Tick"), in modo da collaudare anche questa tecnologia in vista dell'architettura successiva [[Sandy Bridge]], uscita poi nel [[2011]] (fase "''Tock''"). L'intenzione dichiarata di Intel, molto ambiziosa, era quella di migliorare il rapporto performance/watt del 300% entro la fine del decennio.

== Processori presenti e futuri basati su architettura "Core" ==

Di seguito sono elencati i nomi in codice dei processori sviluppati da Intel partendo dall'architettura "Core". Viene fornita anche una brevissima descrizione tecnica e l'anno di introduzione sul mercato. Per i processori per i quali si conosce il nome commerciale, viene fornito anche quello:

Seguendo il medesimo principio, Sandy Bridge è stata poi seguita dal die-shrink a [[22 nm]] [[Ivy Bridge]] nel [[2012]] (fase "Tick"), che ha quindi mantenuto la stessa architettura ma ha introdotto un nuovo processo produttivo. Nel [[2013]] arriverà anche la nuova architettura [[Haswell (hardware)|Haswell]] (fase "''Tock''"), il cui die-shrink a [[14 nm]] prenderà il nome di [[Broadwell (hardware)|Broadwell]] (fase "Tick"); quest'ultimo verrà poi seguito negli anni seguenti dall'architettura [[Skylake]] (fase "''Tock''") e dalla sua ri-scalatura [[Ice Lake]] (fase "Tick").

Questa metodologia di sviluppo, nelle intenzioni di Intel, minimizzeràminimizza i rischi propri dell'adozione di una nuova tecnologia produttiva con un'architettura a sua volta completamente nuova, consentendo ai progettisti di concentrarsi, ad anni alterni, asulla risolvererisoluzione solodi una delle duesola tipologieclasse di problematicheproblemi.

== Processori presenti e futuri basati su architettura "Core" ==

Di seguito sono elencati i nomi in codice dei processori sviluppati da Intel partendo dall'architettura "Core". Viene fornita anche una brevissima descrizione tecnica e l'anno di introduzione sul mercato.; Perper ila processoridescrizione percompleta idelle qualicaratteristiche sidi conosceciascun ilprodotto nomeè commerciale,possibile vieneseguire fornitoi anchelink quello:omonimi.

{| border="1" cellspacing="0" cellpadding="4" align="center"

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|- align="center" |

| Core 2 Duo/Core 2 Extreme

| [[Conroe (microprocessore)|Conroe]]

| rowspan="56" | 65 nm

| rowspan="3" | 2

| rowspan="3" | L1=2x64KB<BRbr />L2=4MB

| Desktop

| rowspan="5" | [[2006]]

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| Core 2 Duo/Core 2 Extreme

| [[Merom (microprocessore)|Merom]]

| Mobile

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| Xeon DP

| [[Woodcrest (hardware)|Woodcrest]]

| Server DP

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| Core 2 ExtremeQuad/Core 2 QuadExtreme

| [[Kentsfield]]

| rowspan="5" | 4

| rowspan="23" | L1=2x64KB4x64KB<BRbr />L2=2x4MB

| Desktop

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| Xeon DP

| [[Clovertown]]

| Server DP

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| Xeon DP

| [[Harpertown]]

| rowspan="5" | 45 nm

| rowspan="3" | L1=2x64KB<BR>L2=2x6MB

| Server

| rowspan="5" | [[2007]]

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| Xeon MP

| [[Tigerton (hardware)|Tigerton]]

| Server MP

| rowspan="53" | [[2007]]

|- align="center" |

| Core 2 ExtremeQuad/Core 2 QuadExtreme

| [[Yorkfield]]

| rowspan="5" | 45 nm

| rowspan="32" | L1=2x64KB4x64KB<BRbr />L2=2x6MB

| Desktop

|- align="center" |

| Xeon DP

| [[Harpertown]]

| Server

|- align="center" |

| Core 2 Duo

| [[PenrynWolfdale]]

| rowspan="2" | 2

| rowspan="32" | L1=2x64KB<BRbr />L2=6MB

| Desktop/Server DP

| Mobile

| rowspan="3" | [[2008]]

|- align="center" |

| Core 2 Duo

| [[Penryn (computer)|Penryn]]

| [[Wolfdale]]

| Mobile

| Desktop/Server

|- align="center" |

| Xeon MP

| [[Dunnington (hardware)|Dunnington]]

| 6

| L1=6x64KB<br />L2=3x3MB<br />L3=16MB

| Server MP

|}

== Architettura successiva ==

Come anticipato poco sopra, l'architettura "Core" non dovrebbe avereavrà una vita lunga come la NetBurst; è previsto infatti che a circa 2 anni dalla sua adozione, quindi nela fine [[2008]] venga introdotta la nona generazione chiamata in codice [[Nehalem (hardware)|Nehalem]] prodotta, almeno nella sua prima versione, utilizzando il processo produttivo a [[45 nm]] già collaudato con le ultime incarnazioni dell'architettura "Core", per poi passare nel [[2009]] alla versione a [[32 nm]] conosciuta come [[Westmere (hardware)|Westmere]].

== Roadmap ==

{{Roadmap processori Intel}}

== Voci correlate ==

* [[Microarchitettura|Architettura di una CPU]]

* [[NetBurst]]

* [[NehalemIntel Tick-Tock]]

* [[Yonah]]

* [[Intel (approccio ciclo evolutivo cpu)]]

{{Portale|informatica}}

[[Categoria:Microprocessore]]

[[Categoria:Architettura x86]]

[[Categoria:ArchitetturaMicroarchitetture x86Intel]]

[[de:Intel-Core-Mikroarchitektur]]

[[en:Intel Core (CPU architecture)]]

[[es:Intel P8]]

[[fr:Clovertown]]

[[pl:Intel Core Microarchitecture]]

[[zh:Intel Core微處理器架構]]