SystemVerilog: differenze tra le versioni

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Versione attuale delle 17:17, 6 nov 2024

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{{Linguaggio di programmazione

|nome = SystemVerilog

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|versione = IEEE 1800-2017

|utilizzo = [[Linguaggio di descrizione hardware]]

|paradigmi = Design: [[Programmazione strutturata | programmazione strutturata]], verifica: [[Programmazione orientata agli oggetti | programmazione orientata agli oggetti]]

|tipizzazione = Statico, debole

|influenzato_da = Design: [[Verilog]], [[VHDL]], [[C++]],

Verifica: [[OpenVera]], [[Java (programming language)|Java]]

|ha_influenzato =

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}}

'''SystemVerilog''', standardizzato come '''IEEE 1800''', è un linguaggio [[Linguaggio di descrizione hardware|di descrizione]] e verifica dell'hardware utilizzato per modellare, progettare, simulare, testare e implementare sistemi elettronici. SystemVerilog è basato su [[Verilog]] ed è comunemente usato nell'industria dei [[Semiconduttore|semiconduttori]] e della progettazione [[elettronica]] come evoluzione di Verilog. Dal 2008 Verilog e SystemVerilog fanno parte dello stesso standard [[Institute of Electrical and Electronics Engineers|IEEE]].

== Storia ==

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== Caratteristiche a supporto della progettazione ==

=== Durata delle variabili ===

Esistono due tipi di durata delle variabili specificate in SystemVerilog: static e automatic. Le variabili automatiche vengono create nel momento in cui l'esecuzione del programma rientra nello scope della variabile. Le variabili statiche vengono create all'inizio dell'esecuzione del programma e mantengono lo stesso valore durante l'intero ciclo di vita del programma, a meno che non venga assegnato un nuovo valore durante l'esecuzione.

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'''I tipi di variabili avanzati''' aggiungono nuove funzionalità al tipo "reg" di Verilog:<syntaxhighlight lang="systemverilog" line="1">

logic [31:0] my_var;

</syntaxhighlight>Verilog-1995 e Verilog-2001 limitano le variabili reg a statement comportamentali come nel caso del [[Register transfer level|codice RTL]]. SystemVerilog estende il tipo reg in modo che possa essere guidato da un singolo driver come un gate o un modulo. SystemVerilog chiama questo tipo "logic" per ricordare questa capacità ulteriore e che non si tratta di un registro hardware. I nomi "logic" e "reg" sono intercambiabili. Un segnale con più di un driver (come un [[Three state|buffer a tre stati]] per [[General Purpose Input/Output|input/output generico]] ) deve essere dichiarato usando un tipo net come "wire" in modo che SystemVerilog possa risolverne il valore finale.

'''I Packed array multidimensionali''' unificano ed estendono la nozione di "registri" e "memorie" di Verilog:<syntaxhighlight lang="systemverilog" line="1">

logic [1:0][2:0] my_pack[32];

</syntaxhighlight>Il Verilog classico consente di dichiarare solo una dimensione a sinistra del nome della variabile. SystemVerilog consente qualsiasi numero di tali dimensioni "impacchettate". Una variabile di tipo array packed mappa 1:1 su una quantità aritmetica intera. Nell'esempio precedente, ogni elemento di <code>my_pack</code> può essere utilizzato nelle espressioni come numero intero a sei bit. Le dimensioni a destra del nome (32 in questo caso) sono indicate come dimensioni "unpacked". Come in [[Verilog|Verilog-2001]], è consentito qualsiasi numero di dimensioni unpacked.

'''I tipi di dati enumerati''' (<code>enums</code>) consentono di assegnare nomi significativi a quantità numeriche. Le variabili dichiarate di tipo enumerato non possono essere assegnate a variabili di un diverso tipo enumerato senza [[Conversione di tipo|coversioneconversione di tipo]]. Questo non è vero per i parametri, la tecnica di implementazione preferita per le quantità enumerate in Verilog-2005:<syntaxhighlight lang="systemverilog" line="1">

typedef enum logic [2:0] {

RED, GREEN, BLUE, CYAN, MAGENTA, YELLOW

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initial $display("The color is %s", my_color.name());

</syntaxhighlight>Come mostrato sopra, il progettista può specificare un tipo aritmetico sottostante (<code>logic [2:0]</code> in questo caso) che viene utilizzato per rappresentare il valore di enumerazione. Possono essere usati meta-valori X e Z, possibilmente per rappresentare stati illegali. La funzione <code>name()</code> restituisce una stringa ASCII per il valore enumerato corrente, utile per la convalida e il test.

'''Nuovi tipi interi''': SystemVerilog definisce <code>byte</code>, <code>shortint</code>, <code>int</code> e <code>longint</code> come tipi interi con segno a due stati con rispettivamente 8, 16, 32 e 64 bit. Un tipo <code>bit</code> è un tipo a due stati a larghezza variabile che funziona in modo molto simile a <code>logic</code>. I tipi a due stati mancano dei metavalori [[Condizione di indifferenza|X]] e Z del Verilog classico; l'uso di questi tipi può consentire una simulazione più veloce.

'''Le [[Record (informatica)|strutture]]''' e '''le unioni''' funzionano in modo molto simile al [[C (linguaggio)|linguaggio di programmazione C.]] I miglioramenti di SystemVerilog includono l'attributo '''tagged''' e l'attributo '''packed'''. L'attributo <code>tagged</code> consente il monitoraggio in fase di esecuzione di quali membri di un'unione sono attualmente in uso. L'attributo <code>packed</code> fa sì che la struttura o l'unione venga mappata 1:1 su un packed array di bit. I contenuti dei tipi di dati <code>struct</code> occupano un blocco continuo di memoria senza interruzioni, simile ai [[Campo di bit|campi di bit]] in C e C++:<syntaxhighlight lang="systemverilog" line="1">

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=== Blocchi procedurali ===

SystemVerilog introduce tre nuovi blocchi procedurali destinati a modellare l'hardware: <code>always_comb</code> (per modellare [[Circuito combinatorio|la logica combinatoria]] ), <code>always_ff</code> (per [[Flip-flop|i flip-flop]] ) e <code>always_latch</code> (per [[Flip-flop|i latch]] ). Mentre Verilog utilizza un unico blocco generico <code>always</code> per modellare diversi tipi di strutture hardware, ciascuno dei nuovi blocchi di SystemVerilog ha lo scopo di modellare un tipo specifico di hardware, imponendo restrizioni semantiche per garantire che l'hardware descritto dai blocchi corrisponda all'uso previsto del modello. Un compilatore HDL o un programma di verifica può eseguire passaggi aggiuntivi per garantire che si verifichi solo il tipo di comportamento previsto.

Un blocco <code>always_comb</code> modella [[Circuito combinatorio|circuiti logici combinatori]]. Il simulatore deduce che la ''sensitivity list'' sia costituito da tutte le variabili dalle istruzioni contenute:<syntaxhighlight lang="systemverilog" line="1">

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</syntaxhighlight>Un array dinamico funziona in modo molto simile a un array unpacked, ma offre il vantaggio di essere [[Gestione della memoria|allocato dinamicamente]] in [[Run-time|fase di esecuzione]] (come mostrato sopra). Mentre la dimensione di un packed array deve essere nota in fase di compilazione (da una costante o espressione di costanti), la dimensione dell'array dinamico può essere inizializzata da un'altra variabile, consentendo all'array di essere dimensionato e ridimensionato arbitrariamente secondo necessità.

Un array associativo può essere considerato come un [[Albero binario di ricerca|albero di ricerca binario]] con un tipo della chiave e un tipo dei dati specificati dall'utente. La chiave implica un ordinamento. Gli elementi di un array associativo possono essere letti in ordine lessicografico.

Infine, una coda fornisce gran parte delle funzionalità del tipo [[deque]] della [[Standard Template Library|Standard Template Library C++]]: gli elementi possono essere aggiunti e rimossi da entrambe le estremità in modo efficiente. Queste primitive consentono la creazione di strutture di dati complesse, necessarie ad esempio per lo scoreboard di un progetto di grandi dimensioni.

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In SystemVerilog, le classi supportano un modello [[Ereditarietà multipla|di ereditarietà singola]], ma possono implementare funzionalità simili all'ereditarietà multipla attraverso l'uso delle cosiddette "classi di interfaccia" (identiche nel concetto alla funzionalità <code>interface</code> di Java). Le classi possono essere parametrizzate per tipo, fornendo la funzione di base dei template C++. Tuttavia, la specializzazione dei template e le funzioni template non sono supportati.

Le funzionalità [[Polimorfismo (informatica)|di polimorfismo]] di SystemVerilog sono simili a quelle di C++: il programmatore può definire una funzione <code>virtual</code> per fare in modo che una classe derivata [[Funzione virtuale|ottenga il controllo della funzione]].

[[Incapsulamento (informatica)|L'incapsulamento]] e l'occultamento dell'informazione (''information hiding'') vengono eseguiti utilizzando le parole chiave <code>local</code> e <code>protected</code>, che devono essere applicate a qualsiasi elemento che deve essere nascosto. Per impostazione predefinita, tutte le proprietà della classe sono pubbliche.

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Le asserzioni SystemVerilog sono costruite da '''sequenze''' e '''proprietà'''. Le proprietà sono un superinsieme di sequenze; qualsiasi sequenza può essere utilizzata come se fosse una proprietà, sebbene ciò non sia tipicamente utile.

Le sequenze sono costituite da [[Espressione booleana|espressioni booleane]] aumentate con operatori temporali. L'operatore temporale più semplice è l'operatore <code>##</code> che esegue una concatenazione:  <syntaxhighlight lang="systemverilog" line="1">

sequence S1;

@(posedge clk) req ##1 gnt;

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</syntaxhighlight>Questo esempio mostra un operatore di [[Implicazione logica|implicazione]] <code>|=></code>. La proposizione a sinistra dell'implicazione si chiama '''antecedente''' e quella a destra si chiama '''conseguente'''. [[Interpretazione (logica)|La valutazione]] di un'implicazione inizia attraverso ripetuti tentativi di valutare l'antecedente. Quando la valutazione dell'antecedente ha successo, si tenta la valutazione del conseguente, e il successo dell'asserzione dipende dal successo del conseguente. In questo esempio, il conseguente non verrà tentato finché <code>req</code> non diventa alto, dopodiché la proprietà fallirà se <code>gnt</code> non è alto nel clock successivo.

Oltre alle asserzioni, SystemVerilog supporta [[Presupposizione (linguistica)|le ipotesi]] e la copertura delle proprietà. Un'assunzione stabilisce una condizione che uno [[Dimostrazione automatica di teoremi|strumento formale di dimostrazione logica]] deve [[Assioma (matematica)|assumere come vera]]. Un'asserzione specifica una proprietà che deve essere dimostrata vera. Nella [[simulazione]], sia le asserzioni che le ipotesi vengono verificate rispetto agli stimoli del test. La copertura della proprietà consente all'ingegnere di verifica di verificare che le asserzioni stiano monitorando accuratamente il progetto. 

=== Copertura ===

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=== Sincronizzazione ===

Un ambiente di test complesso è costituito da componenti di verifica riutilizzabili che devono comunicare tra loro. La primitiva "event" di Verilog consente a diversi blocchi di istruzioni procedurali di attivarsi a vicenda, ma l'applicazione [[Sincronizzazione|della [[sincronizzazione]] dei thread]] dipende dall'uso (intelligente) da parte del programmatore. SystemVerilog offre due [[Sincronizzazione|primitive]] specifiche per la sincronizzazione tra thread: ''mailbox'' e ''[[Semaforo (informatica)|semaphore]]''. La mailbox è modellata come una coda di messaggi [[FIFO]]. Opzionalmente, una FIFO può essere parametrizzato dal tipo in modo che solo gli oggetti del tipo specificato possano essere passati attraverso di esso. Tipicamente, gli oggetti sono istanze di classi che rappresentano ''[[Transaction Processing System|transazioni]]'' : operazioni elementari (ad esempio, l'invio di un frame) che vengono eseguite dai componenti di verifica. Il semaforo è modellato come un [[Semaforo (informatica)|semaforo di conteggio]].

== Miglioramenti generali al Verilog classico ==

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== Software di verifica e sintesi ==

Nella progettazione di chip elettronici, SystemVerilog è ampiamente utilizzato nella verifica. I tre maggiori fornitori di strumenti EDA (Cadence Design Systems, [[Mentor Graphics]], Synopsys) hanno incorporato SystemVerilog nei loro simulatori HDL in linguaggio misto. Sebbene nessun simulatore possa ancora rivendicare il supporto completo del SystemVerilog Language Reference Manual, rendendo [[Interoperabilità|l'interoperabilità]] dei test bench una sfida, sono in corso sforzi per promuovere la compatibilità tra fornitori.  Nel 2008, Cadence e Mentor hanno rilasciato la Open Verification Methodology, una libreria di classi open source e un framework di utilizzo per facilitare lo sviluppo di test bench e IP di verifica riutilizzabili. Synopsys, che era stata la prima a pubblicare una libreria di classi SystemVerilog (VMM), ha successivamente risposto rendendo disponibile e ''open'' la propria VMM. Molti provider di terze parti hanno annunciato o già rilasciato IP di verifica SystemVerilog.

{{senza fonte|Nella sintesi del progetto (trasformazione di una descrizione del progetto hardware in una [[netlist]]), l'adozione di SystemVerilog è stata lenta. Molti team di progettazione utilizzano flussi di progettazione che coinvolgono più strumenti di fornitori diversi. La maggior parte dei team di progettazione non può migrare a progetti RTL basati su SystemVerilog fino a quando l'intera suite di strumenti front-end ([[Lint (software)|linter]], [[verifica formale]] e [[Generazione di programmi di prova automatici|generatori di strutture di test automatizzate]] ) non supporta un sottoinsieme linguistico comune}}.

== Voci correlateNote ==

<references />

* [[Linguaggio di descrizione dell'hardware]]

* [[Verilog]]

* [[VHDL]]

* [[SystemC|System C]]

== RiferimentiBibliografia ==

* {{CiteCita booklibro| title titolo= 1800-20172005 — IEEE Standard for SystemVerilog—UnifiedSystem Verilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.20182005.829959597972| year anno= 20172005| isbn = 978-10-50447381-45094810-26}}

{{Reflist}}

* {{CiteCita booklibro| title titolo= 1800-20052009 — IEEE Standard for System Verilog—UnifiedSystemVerilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.20052009.979725354441| year anno= 20052009| isbn = 978-0-7381-48106130-63}}

* {{CiteCita booklibro| title titolo= 1800-20092012 — IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.20092013.53544416469140| year anno= 20092013| isbn = 978-0-7381-61308110-3}}

* {{CiteCita booklibro| title titolo= 1800-20122017 — IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.20132018.64691408299595| year anno= 20132017| isbn = 978-01-73815044-81104509-32}}

* {{citecita news |lastcognome=McGrath |firstnome=Dylan |url=http://www.eetimes.com/news/design/showArticle.jhtml;?articleID=173601060 |titletitolo=IEEE approves SystemVerilog, revision of Verilog |publishereditore=EE Times |datedata=9 novembre 2005-11-09 |access-dateaccesso=2007-01-31 gennaio 2007}}

* {{Cite book| title = 1800-2017 — IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.2018.8299595| year = 2017| isbn = 978-1-5044-4509-2}}

* {{cita news|cognome=Puneet Kumar |url=http://asicguru.com/System-Verilog-Tutorial/1/3 |titolo=System Verilog Tutorial |data=9 novembre 2005 }}

* {{cite news |last=McGrath |first=Dylan |url=http://www.eetimes.com/news/design/showArticle.jhtml;?articleID=173601060 |title=IEEE approves SystemVerilog, revision of Verilog |publisher=EE Times |date=2005-11-09 |access-date=2007-01-31}}

* {{citecita news |lastcognome=PuneetGopi KumarKrishna |url=http://asicguruwww.com/System-Verilog-Tutorial/1/3testbench.in |titletitolo=SystemSystemVerilog Verilog,SVA,SV TutorialDPI Tutorials | datedata=9 novembre 2005-11-09 }}

* {{citecita news |lastcognome=Gopi KrishnaHDVL |url=http://wwwhdvl.testbenchwordpress.incom/category/systemverilog/ |titletitolo=More SystemVerilog ,SVA,SV DPI Tutorials |date=2005-11-09Weblinks }}

* {{cite news |last= HDVL |url=http://hdvl.wordpress.com/category/systemverilog/ |title=More SystemVerilog Weblinks }}

* Spear, Chris, [https://www.amazon.com/SystemVerilog-Verification-Learning-Testbench-Language/dp/0387765298/ref=sr_1_1?ie=UTF8&s=books&qid=1247578512&sr=8-1 "SystemVerilog for Verification"] Springer, New York City, NY. {{ISBN|0-387-76529-8}}

* Stuart Sutherland, Simon Davidmann, Peter Flake, [https://www.amazon.com/SystemVerilog-Design-Second-Hardware-Modeling/dp/0387333991/ref=sr_1_4?ie=UTF8&s=books&qid=1247578512&sr=8-4 "SystemVerilog for Design Second Edition: A Guide to Using SystemVerilog for Hardware Design and Modeling"] Springer, New York City, NY. {{ISBN|0-387-33399-1}}

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* Ben Cohen Srinivasan Venkataramanan and Ajeetha Kumari [http://SystemVerilog.us] A Pragmatic Approach to VMM Adoption, - http://SystemVerilog.us

* Erik Seligman and Tom Schubert [https://www.amazon.com/Formal-Verification-Essential-Toolkit-Modern-ebook/dp/B012VX1MW8/ref=sr_1_1?ie=UTF8&qid=1451183481&sr=8-1&keywords=erik+seligman+formal+verification] Formal Verification: An Essential Toolkit for Modern VLSI Design, Jul 24, 2015,

== Voci correlate ==

* [[Linguaggio di descrizione dell'hardware]]

* [[Verilog]]

* [[VHDL]]

* [[SystemC|System C]]

== Collegamenti esterni ==

;Standard IEEE

Lo standard SystemVerilog più recente è accessibile gratuitamente tramite [https://ieeexplore.ieee.org/browse/standards/get-program/page/series?id=80 IEEExplore].

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* [http://www.edaplayground.com EDA Playground] – Eseguire SystemVerilog da un web browser (online IDE)

* [http://www.svericl.com/sverule sverule] – SystemVerilog BNF Navigator

{{Controllo di autorità}}

{{Norme IEEE}}

{{Logica programmabile}}

{{portale|elettronicaelettrotecnica|informatica}}

[[Categoria:Circuiti elettronici configurabili]]

[[Categoria:Linguaggi di descrizione hardware]]

[[Categoria:Elettronica digitale]]

[[Categoria:Linguaggi di programmazione strutturati]]