Memoria NAND flash: differenze tra le versioni
Contenuto cancellato Contenuto aggiunto
Nessun oggetto della modifica |
|||
| (34 versioni intermedie di 14 utenti non mostrate) | |||
Riga 1:
[[File:NAND plan.jpg|miniatura|upright=1.5|[[Die (elettronica)|Die]] di chip da 4GB di memoria NAND flash]]
La memoria NAND flash è in grado di essere riscritta e le operazioni di scrittura e cancellazione possono essere effettuate grazie al solo ausilio di segnali elettrici. Si distingue in questo dalle memorie di sola lettura ([[Read Only Memory|ROM]]), che pur essendo non volatili non ammettono la riprogrammazione dell'informazione scritta. Grazie a questa sua caratteristica, la memoria NAND flash è principalmente impiegata per le attività di memorizzazione di larghi volumi di dati.<ref name=":11" />
La memoria NAND flash è stata il primo dispositivo elettronico al mondo a superare il trend di ''scaling'' planare previsto dalla [[legge di Moore]], introducendo il concetto di elettronica verticale (o elettronica 3D)<ref>{{Cita web|url=https://electronics360.globalspec.com/article/18517/the-rise-of-3d-nand-flash-memory|titolo=The rise of 3D NAND flash memory|autore=Jody Dascalu|lingua=en|accesso=6 luglio 2023}}</ref>.
== Storia ==
[[File:Philips BDP3280-12 - Toshiba TC58NVG0S3ETA00 -1772.jpg|miniatura|upright=1.2|Un chip di memoria da 128MB con [[Package (elettronica)|package]] [[Thin small-outline package|TSOP]] type 1]]
Al principio dell'invenzione delle memorie flash, ed in particolare delle NAND flash, vi è l'idea del [[Transistor|transistore]] a ''[[Floating Gate MOSFET|floating-gate]]''. Questo dispositivo, progettato all'interno dei [[Bell Labs]] nel 1967 da [[Dawon Kahng]] e [[Simon Sze|Simon Min Sze]], dimostrò da subito le sue potenzialità nell'ambito applicativo delle memorie elettroniche. Fu però all'inizio degli anni ottanta, nei laboratori di [[Toshiba]] (ora [[Kioxia]]), che Fujio Masuoka e Hisakazu Iizuka<ref name=":1" /> gettarono le basi per lo sviluppo di un dispositivo di memorizzazione non volatile capace di supportare le operazioni di programmazione e cancellazione controllate interamente con segnali elettrici. Nel 1984 la prima memoria NOR flash fu commercializzata, mentre si dovette aspettare fino al 1987 per vedere il lancio sul mercato del primo prodotto NAND flash. In quegli anni il tipico taglio di memoria non volatile spaziava da 4 a
Negli anni successivi le memorie NAND flash vissero uno sviluppo estremamente veloce: alla fine del millennio la capacità di memorizzazione di questi dispositivi a stato solido aveva raggiunto uno standard di 256Mbit, i dispositivi erano stati resi compatibili con la nuova logica a 3.3V (rispetto a quella a 5V inizialmente presente) e nuovi processi produttivi erano stati sviluppati per porre le basi della futura evoluzione tecnologica.<ref name=":3" />
Nel frattempo il mercato globale delle memorie NAND flash si stava popolando di produttori, molti dei quali tutt'oggi presenti. Tra questi si ricordano [[Micron Technology]], [[Samsung]], [[SK Hynix]], [[Intel]], [[Western Digital]] e la ''[[joint venture]]'' dell'italo-francese [[STMicroelectronics]] e Intel [[Numonyx]] (ora parte di Micron Technology).<ref>{{Cita web|url=https://www.techtarget.com/searchstorage/feature/6-NAND-flash-memory-vendors-balance-performance-reliability|titolo=5 NAND flash manufacturers balance performance, reliability {{!}} TechTarget|sito=Storage|lingua=en|accesso=2023-07-06}}</ref>
Le memorie flash continuarono negli anni la loro evoluzione, riuscendo a strappare sempre più mercato alla più consolidata tecnologia [[Disco magnetico|HDD]]. Ad oggi, le memorie flash rappresentano una grossa fetta dei dispositivi di ''storage'' per uso ''consumer'' ed aziendale, avendo ridotto di molto il mercato degli HDD.<ref>{{Cita web|url=https://www.ibm.com/cloud/blog/hard-disk-drive-vs-solid-state-drive|titolo=Hard Disk Drive (HDD) vs. Solid State Drive (SSD): What’s the Difference?|sito=www.ibm.com|data=2022-02-02|lingua=en-us|accesso=2023-07-06}}</ref>
Riga 20 ⟶ 23:
=== Il transistore a ''floating-gate'' ===
{{vedi anche|Floating Gate MOSFET}}
[[File:NAND FGMOS verbose.png|sinistra|miniatura|
Il dispositivo alla base di una matrice di memoria NAND flash, ed in generale di ogni memoria flash, è il transistore a ''floating-gate''. Questo dispositivo è nei fatti molto simile ad un normale [[MOSFET]], con la differenza che all'interno del [[dielettrico]] d'isolamento (tipicamente [[silice]], <chem>SiO_2</chem>) tra il contatto di gate ed il canale in [[silicio]] viene cresciuta un'isola metallica, tipicamente costituita da un metallo o da uno strato di
Questo dispositivo è naturalmente adatto per applicazioni di memorizzazione. Il funzionamento è del tutto identico a quello di un normale transistore MOS, con la peculiarità di poter modificare la tensione di soglia <math>V_T</math> iniettando o rimuovendo carica dalla ''floating-gate''. Tali operazioni, dette rispettivamente di programmazione e cancellazione, sono non-distruttive per il dispositivo e permettono quindi l'operazione del transistore come unità di memoria riprogrammabile. In tal senso, l'informazione logica viene rappresentata dal valore di <math>V_T</math>: nel caso più semplice è possibile rappresentare un singolo bit associando al valore logico 1 lo stato fisico di "soglia bassa" ed al valore 0 lo stato fisico di "soglia alta". La soglia viene valutata in fase di lettura del bit polarizzando il transistore con una tensione alla gate accessibile, detta anche ''control-gate'', più alta della soglia rappresentante il bit 1 e minore della <math>V_T</math> rappresentante il bit 0. In questo modo i due stati possono essere distinti valutando la corrente che è in grado di scorrere da ''drain'' a ''source'' (se alta si leggerà 1, se bassa 0).<ref>{{Cita pubblicazione|data=2004|titolo=Floating Gate Devices: Operation and Compact Modeling|rivista=SpringerLink|pp=7-9|lingua=en|accesso=2023-07-06|doi=10.1007/b105299|url=https://link.springer.com/book/10.1007/b105299}}</ref>
=== Architettura di una memoria NAND flash ===
[[File:NAND scheme.png|miniatura|
L'architettura di un array di memoria NAND flash è facilmente partizionabile considerando i collegamenti elettrici delle singole unità di memorizzazione. Alla base dell'array vi è la singola unità di memoria, fisicamente descritta da un transistore a floating-gate. La connessione in serie dei canali dei transistori ''floating-gate'' definisce una stringa di memoria. La connessione in parallelo dei contatti di gate dei transistori definisce invece un piano di memoria, spesso chiamato ''wordline''. L'insieme di un gruppo di stringhe connesse in parallelo alla stessa ''sourceline'' definisce un blocco di memoria. Si noti che, oltre alle singole unità di memorizzazione, l'array NAND flash necessità di ulteriori componenti. Nella fattispecie, ogni stringa di memoria si caratterizza per la presenza di due transistori di selezione all'inizio ed alla fine della stringa stessa, spesso definiti SSL (''Selector
Una singola pagina di memoria è generalmente in grado di memorizzare dagli 8kB ai 16kB di informazione. Una stringa connette invece in serie un numero di celle di memoria variabile tra le 256 e le 1024. Nel complesso un blocco di memoria è in grado di mantenere da 2MB a 16MB di informazione memorizzata.<ref>{{Cita pubblicazione|nome=Luo,|cognome=Yixin|data=2018-08-12|titolo=Architectural Techniques for Improving NAND Flash Memory Reliability|rivista=arXiv.org|p=14|lingua=en|accesso=2023-07-05|url=https://arxiv.org/abs/1808.04016}}</ref>
Riga 38 ⟶ 41:
Una memoria NAND flash è in grado di parallelizzare l'operazione di lettura su un'intera pagina del blocco di memoria selezionato. Per semplicità, ci si limiterà nel seguito a descrivere l'operazione di lettura di una singola stringa di memoria.
Per poter leggere il bit memorizzato in una data cella è necessario testarne la tensione di soglia. Per
=== Programmazione ===
Come per l'operazione di lettura, anche l'operazione di programmazione è tipicamente parallelizzata su un'intera pagina di memoria. La programmazione delle memorie NAND flash sfrutta il processo di [[Effetto tunnel|''tunneling'']] Fowler-Nordheim<ref>{{Cita web|url=https://www.3dincites.com/2018/02/invention-tunneling-based-flash-memory/|titolo=The Invention of Tunneling-Based Flash Memory|autore=Andrew Walker|sito=3D InCites|data=2018-02-22|lingua=en-US|accesso=2023-07-05
L'operazione di programmazione non viene solitamente fatta imponendo una tensione costante <math>V_{pgm}</math> alla cella selezionata, bensì sfruttando il cosiddetto algoritmo ISPP (''Incremental Step Pulse Programming''). Questo consiste nell'applicazione ripetuta di impulsi di ampiezza crescente alla cella selezionata in cui ognuno differisce dal precedente per un incremento <math>\Delta V_{pgm}</math>, detto passo di programmazione. Dopo ogni impulso un'operazione del tutto simile alla lettura, detta ''verify'', viene fatta sulle celle programmate: se il livello di soglia programmato supera un valore prestabilito, detto di ''program-verify,'' l'operazione per la data cella viene inibita. Questo permette di uniformare le soglie di tutti i transistori della pagina superando il limite di risposta dato dalla variabilità tra celle, imposto dal processo produttivo. Le distribuzioni di soglia programmata che idealmente si ottengono dall'applicazione dell'algoritmo di ISPP sono uniformi e larghe <math>\Delta V_{pgm}</math>.<ref>{{Cita pubblicazione|nome=Davide|cognome=Bertozzi|nome2=Stefano Di|cognome2=Carlo|nome3=Salvatore|cognome3=Galfano|data=2015-01-21|titolo=Performance and Reliability Analysis of Cross-Layer Optimizations of NAND Flash Controllers|rivista=ACM Transactions on Embedded Computing Systems|volume=14|numero=1|pp=
=== Cancellazione ===
Riga 51 ⟶ 54:
== Tipologie di memoria NAND flash ==
[[File:NAND levels.png|miniatura|
Le più comuni tipologie di memoria NAND flash vengono differenziate in base al numero di bit logici che è possibile memorizzare per singola unità fisica. Tra queste figurano le sigle SLC (''Single-Level Cell,'' 1 bit/cella), MLC (''Multi-Level Cell, 2'' bit/cella) e TLC (''Triple-Level Cell,'' 3 bit/cella)<ref name=":7" />. Recentemente sono apparse sul mercato soluzioni QLC (''Quad-Level Cell,'' 4 bit/cella) e nell'ambito della ricerca sono state dimostrate memorie capaci di immagazzinare fino a 6 bit/cella<ref>{{Cita web|url=https://www.kioxia.com/en-jp/rd/technology/topics/topics-25.html|titolo=Device technology/Study of 6bit/cell Cryogenic Operation of 3D Flash Memory {{!}} KIOXIA - Japan (English)|sito=キオクシア株式会社|lingua=en-JP|accesso=2023-07-04}}</ref><ref name=":0">{{Cita web|url=https://www.hwupgrade.it/news/storage/kioxia-sperimenta-le-3d-nand-del-futuro-con-6-e-7-bit-per-cella-per-ora-a-temperature-criogeniche_115581.html|titolo=Kioxia sperimenta le 3D NAND del futuro con 6 e 7 bit per cella (per ora a temperature criogeniche)|sito=Hardware Upgrade|lingua=it-IT|accesso=2023-07-04}}</ref> e 7 bit/cella<ref>{{Cita web|url=https://www.kioxia.com/en-jp/rd/technology/topics/topics-33.html|titolo=Device technology/7-bit per Cell Demonstration of 3D Flash Memory by Combination of Single-crystal Channel and Cryogenic Operation {{!}} KIOXIA - Japan (English)|sito=キオクシア株式会社|lingua=en-JP|accesso=2023-07-04}}</ref><ref name=":0" />.
Alla base della possibilità di rappresentare più di un singolo bit logico per cella vi è l'idea di suddividere la finestra di tensioni di soglia disponibili in più di due regioni. Così facendo è possibile memorizzare <math>N</math> bit per cella suddividendo la finestra di <math>V_T</math> in <math>2^N
</math> regioni, ognuna delle quali rappresenta un livello logico di programmazione. Ad ogni livello logico viene così associato un codice binario di <math>N</math> bit, che saranno i bit memorizzati dalla singola cella. L'associazione della specifica
La rappresentazione di più di un bit rallenta l'operazione di lettura della singola cella, poiché per <math>N</math> bits memorizzati nel singolo transistore sono necessarie <math>2^N-1</math> singole operazioni di lettura. Oltre a ciò, la stessa operazione di programmazione viene rallentata tanto più sono i bit memorizzati per singola cella, poiché la maggiore precisione necessaria al posizionamento della <math>V_T</math> impone un rallentamento dell'algoritmo di programmazione o l'impiego di metodi più raffinati per eseguire la stessa operazione.<ref name=":7" />
[[File:Cell types SLC-PLC in comparison 20211102.svg|miniatura|upright=1.5|Diagramma schematico di confronto tra le distribuzioni dei livelli logici per una memoria NAND flash a funzionamento SLC, MLC, TLC, QLC e PLC]]
Ad oggi sul mercato sono ancora presenti tutte le tipologie di NAND flash
* SLC: sono le memorie con le migliori performance in termini di ''endurance'', con un funzionamento garantito fino ai 100'000 cicli di programmazione/cancellazione. Data la loro relativa semplicità, le operazioni di lettura e programmazione sono estremamente veloci. A parità di taglio di memoria rappresentano la tipologia di NAND flash più costosa a causa della bassa densità di bit memorizzati per numero di transistori fisici. Ad oggi non trovano largo impiego nel mercato consumer ma vengono impiegate principalmente nei settori in cui è necessaria un'alta affidabilità ed un mantenimento delle performance per periodi molto lunghi, come nel caso di applicazioni [[server]].
* MLC: data la maggior capacità di memorizzazione a parità di transistor fisici per chip, le memorie NAND flash MLC possono essere trovate sul mercato in tagli di memoria più grandi rispetto alla controparte SLC. Per lo stesso motivo, a parità di tagli di memoria, i dispositivi MLC sono generalmente più economici. Essi sono caratterizzati da un buon compromesso tra le performance di endurance (tipicamente sono garantiti fino a 10'000 cicli di programmazione/cancellazione), prezzo e performance, con un impiego tipico nel mercato consumer.
* TLC: con un maggior numero di bit memorizzati per cella, i dispositivi TLC si contraddistinguono per un costo ridotto e una maggiore capacità di memoria. Tuttavia, ciò ha effetti negativi sulle prestazioni e sulla durata, la quale si riduce a solo 3.000 cicli di programmazione/cancellazione garantiti. I dispositivi TLC vengono spesso impiegati come nel mercato consumer quando sono necessari grossi tagli di memoria a prezzi contenuti.
* QLC: con un 4 bit memorizzati per cella, i dispositivi QLC si contraddistinguono per un costo ridotto e una maggiore capacità di memoria. Tuttavia, ciò ha effetti negativi sulle prestazioni e sulla durata, la quale si riduce a solo 300 cicli di programmazione/cancellazione garantiti. I dispositivi QLC vengono spesso impiegati come nel mercato consumer di fascia bassa quando sono necessari grossi tagli di memoria a prezzi contenuti.
* PLC: con 5 bit memorizzati per cella, i dispositivi PLC sono in fase di studio.
== Scaling ==
Questa sezione si occupa di illustrare il trend di miniaturizzazione che i dispositivi NAND flash hanno seguito negli anni, a partire dal loro ingresso nel mercato di massa ad inizio anni 2000 fino ad oggi. Per poter discutere la miniaturizzazione di questo tipo di dispositivi è utile introdurre due figure di merito tipicamente impiegate nell'ambito dei dispositivi elettronici e, nello specifico, delle memorie elettroniche. Queste sono la dimensione minima del processo produttivo <math>F</math>, che corrisponde alla minima dimensione lineare che è possibile realizzare attraverso i processi di pattern [[Litografia (elettronica)|litografici]] a disposizione del produttore, e il cosiddetto GBSD (''Gross Bit Storage Density''), ovvero il rapporto tra la capacità di memorizzazione di un dato dispositivo (espressa in [[Byte]]) e l'area totale occupata sul [[Wafer (elettronica)|wafer]] di silicio (espressa in millimetri quadri).<ref name=":2" />▼
{{Doppia immagine|destra|NAND Fscaling 01.png|360|NAND Fscaling 02.png|395|a) trend di scaling della minima dimensione litografica di processo. b) trend di scaling del parametro GBSD.}}▼
▲Questa sezione si occupa di illustrare il trend di miniaturizzazione che i dispositivi NAND flash hanno seguito negli anni, a partire dal loro ingresso nel mercato di massa ad inizio anni 2000 fino ad oggi. Per poter discutere la miniaturizzazione di questo tipo di dispositivi è utile introdurre due figure di merito tipicamente impiegate nell'ambito dei dispositivi elettronici e, nello specifico, delle memorie elettroniche. Queste sono la dimensione minima del processo produttivo <math>F</math>, che corrisponde alla minima dimensione lineare che è possibile realizzare attraverso i processi di pattern litografici a disposizione del produttore, e il cosiddetto GBSD (''Gross Bit Storage Density''), ovvero il rapporto tra la capacità di memorizzazione di un dato dispositivo (espressa in [[Byte]]) e l'area totale occupata sul [[Wafer (elettronica)|wafer]] di silicio (espressa in millimetri quadri).<ref name=":2" />
Si discuterà prima il trend di miniaturizzazione seguito fino al 2015. Dal 2015 in poi il mercato è stato dominato dai dispositivi ad integrazione verticale. Lo scaling dei dispositivi 3D-NAND verrà discusso in una sezione dedicata, trattando anche le motivazioni che hanno portato all'introduzione sul mercato di tali dispositivi.<ref name=":2" />
Riga 74 ⟶ 79:
La riduzione della minima dimensione litografica ha permesso il costante aumento del numero di celle di memoria integrabili sullo stesso chip, portando ad un conseguente aumento della capacità di memorizzazione a parità di area occupata. Ciò si traduce in una tendenza crescente del GBSD con l'avanzare degli anni, il quale mostra all'incirca un raddoppio per ogni biennio.<ref name=":2" />
▲{{Doppia immagine|
=== La svolta verso un'architettura verticale ===
Il 2015 segna l'anno di svolta per i dispositivi NAND flash. Nella fattispecie, questo è l'anno in cui il mercato ha massivamente adottato i dispositivi verticalmente integrati come principale veicolo per i successivi sviluppi tecnologici<ref name=":2" />. Le ragioni storiche dietro a tale scelta sono da ricercarsi nella difficoltà che si era ormai raggiunta sugli ultimi [[Nodo tecnologico|nodi]] planari decananometrici nel mantenere gli standard di affidabilità sopra le soglie di accettazione di mercato. La ragione fisica sottostante tali difficoltà risiede nell'esacerbazione estrema dell'impatto dei fenomeni di singolo elettrone (rumore di programmazione, [[Rumore burst|RTN]], ecc.) sulle operazioni basilari della matrice di memoria.<ref name=":2" />
L'integrazione verticale ha permesso di mantenere il trend di crescita del GBSD costante fino agli anni più recenti, dando però la possibilità ai produttori di rilassare fortemente le dimensioni fisiche delle singole celle di memoria e consentendo, in tal senso, di tenere maggiormente sotto controllo i fenomeni di singolo elettrone.<ref name=":2" />
Riga 84 ⟶ 91:
Nonostante in linea di principio il funzionamento della memoria NAND flash non sia cambiato a seguito della transizione verso i dispositivi ad integrazione verticale, il processo di produzione e l'architettura fisica del dispositivo hanno subito grosse modifiche per potersi adattare a tale cambiamento. Pur considerando le molte proposte avanzate agli albori di questa tecnologia, si procederà nel seguito a descrivere l'architettura che su tutte ha raggiunto il maggior consenso ed il maggior successo dal punto di vista implementativo: l'architettura a transistore GAA (''Gate-All-Around'') ''charge-trap''.<ref name=":8" />
Il blocco costitutivo fondamentale rimane un transistore capace di modulare in maniera non distruttiva la sua tensione di soglia. L'architettura GAA impone però che questo si sviluppi in simmetria cilindrica, con uno sviluppo concentrico dello ''stack'' della gate. Questo permette il miglior controllo elettrostatico del canale ottenibile su un comune transistore MOS. Il ''layer'' di immagazzinamento non è più costituito da un'isola a carattere metallico flottante all'interno del dielettrico di gate bensì da uno strato di materiale ricco di difetti (tipicamente un [[nitruro di silicio]]). L'archetipo di cella, ovvero il transistore ''charge-trap'', era stato commercializzato nel 2002 da [[Advanced Micro Devices|AMD]] e [[Fujitsu]] attraverso lo spin-off congiunto [[Spansion]].<ref>{{Cita web|url=https://thememoryguy.com/the-invention-of-charge-trap-memory/|titolo=The Invention of Charge Trap Memory – John Szedon – The Memory Guy Blog|sito=thememoryguy.com|data=2020-10-22|lingua=en-US|accesso=2023-07-06}}</ref> Le celle sono sviluppate una sull'altra e condividono un ''layer'' di immagazzinamento comune a tutti i transistori della stessa stringa. Benché questo porti a delle complicazioni del punto di vista dell'affidabilità, ciò non costituisce un problema per il funzionamento del dispositivo: mentre in un metallo la carica tende a delocalizzarsi su tutto il volume del materiale, nel nitruro di storage questa viene intrappolata in regioni specifiche e confinate (le trappole). Il contributo della carica intrappolata in un difetto localizzato modifica quindi l'elettrostatica della sola regione attigua, il che permette di continuare a controllare le celle singolarmente e con selettività.<ref name=":8">{{Cita pubblicazione|nome=Andrea|cognome=Silvagni|data=2017-12|titolo=3D NAND Flash Based on Planar Cells|rivista=Computers|volume=6|numero=4|
Un'altra grande differenza rispetto alla controparte planare risiede nel materiale costitutivo del canale. Pur rimanendo silicio, le limitazioni processuali non permettono che questo venga cresciuto in fase completamente cristallina, ma al più in fase [[Policristallo|policristallina]]. Questo impatta non soltanto i meccanismi di conduzione di carica nel canale, i quali non sono più regolati da processi di deriva/[[Diffusione di materia|diffusione]] bensì dall'[[emissione termoionica]] ai bordi dei grani monocristallini<ref>{{Cita pubblicazione|nome=Aurelio|cognome=Mannara|nome2=Gerardo|cognome2=Malavena|nome3=Alessandro|cognome3=Sottocornola Spinelli|data=2021-02-01|titolo=A comparison of modeling approaches for current transport in polysilicon-channel nanowire and macaroni GAA MOSFETs|rivista=Journal of Computational Electronics|volume=20|numero=1|pp=
La terza maggiore differenza risiede nell'impossibilità di accedere alla ''p-well'' del ''wafer'', privando così la stringa dell'accesso ad un ''reservoir'' di lacune. Il canale dei transistori risulta infatti non direttamente accessibile ed elettricamente scollegato dal ''wafer'' di partenza. Ciò rende impraticabile l'operazione di cancellazione così come veniva eseguita sulle NAND flash planari. La soluzione che si è scelto di adottare è stata quella di far leva su un processo fisico differente per iniettare lacune nel canale di [[Silicio policristallino|poli-silicio]], ovvero l'iniezione di portatori positivi attraverso un processo di ''tunneling'' banda-banda sviluppato agli estremi della stringa, sui selettori di ''source'' e ''drain''<ref>{{Cita pubblicazione|nome=Yohan|cognome=Kim|nome2=Soyoung|cognome2=Kim|data=2023-04|titolo=A Process-Aware Compact Model for GIDL-Assisted Erase Optimization of 3-D V-NAND Flash Memory|rivista=IEEE Transactions on Electron Devices|volume=70|numero=4|pp=
== Affidabilità ==
Riga 98 ⟶ 105:
=== Rumore di programmazione ===
[[File:NAND injection.png|miniatura|
Il rumore di programmazione, indicato spesso come ''program noise'' (PN), è il fenomeno legato alle fluttuazioni intrinseche della risposta di una singola cella all'operazione di programmazione. Ciò che si osserva sperimentalmente è che, ripetendo più volte la stessa operazione di programmazione sulla stessa cella, la risposta del transistore è affetta da fluttuazioni stocastiche. In ultima analisi tali fluttuazioni originano dal fatto che il processo di iniezione di carica nella ''floating-gate'' è un [[processo stocastico]], e quindi affetto da variabilità. Sperimentalmente è stato possibile verificare che le fluttuazioni della risposta di cella sono univocamente legate alle fluttuazioni nel numero di elettroni introdotto nella floating-gate, riuscendo persino a risolvere l'iniezione di un singolo elettrone.<ref>{{Cita pubblicazione|nome=
I processi stocastici legati ai fenomeni di iniezione sono ampiamente studiati, in virtù di una fenomenologia abbastanza comune in vari ambiti della fisica (si pensi ad esempio alla rilevazione di fotoni attraverso foto-rivelatori<ref>{{Cita web|url=https://physicsopenlab.org/2019/01/07/photon-counting-statistics/|titolo=Photon Counting & Statistics|sito=PhysicsOpenLab|lingua=en-US|accesso=2023-07-05}}</ref> o ai processi di iniezione di carica legati al [[rumore shot]]<ref>{{Cita web|url=https://physicsopenlab.org/2016/10/10/shot-noise-and-electron-charge/|titolo=Shot Noise and Electron Charge|sito=PhysicsOpenLab|lingua=en-US|accesso=2023-07-05}}</ref>). Ciò che si osserva è che se le particelle possono essere iniettate solo per processi discreti (ovvero non è possibile iniettare una frazione di particella) e se vale l'ipotesi che ogni evento di iniezione è indipendente dai precedenti (non vi è cioè correlazione tra gli eventi), il processo stocastico segue la statistica di [[Distribuzione di Poisson|Poisson]]. Per le proprietà della appena citata statistica, la varianza associata alle fluttuazioni sarà proporzionale al valor medio del processo. Questo pone dei vincoli alla precisione con cui la soglia delle celle di memoria può essere programmata: adottando nell'algoritmo di ISPP un <math>\Delta V_{pgm}</math> alto il numero di elettroni iniettato per passo di programmazione sarà alto e caratterizzato da forti fluttuazioni. Al contrario, riducendo il passo di programmazione anche le fluttuazioni statistiche tenderanno a diminuire. Questo fatto va considerato nel momento in cui vengono decise le caratteristiche dell'algoritmo di programmazione da adottare sul dispositivo di memoria: un passo di programmazione ampio garantisce velocità di programmazione alta ma distribuzioni di soglia intrinsecamente larghe e ancor più allargate dalle fluttuazioni dovute al ''program noise'' mentre un passo di programmazione piccolo permette una programmazione più precisa al costo di un rallentamento della stessa operazione.<ref name=":5" />
Va precisato però che il processo di iniezione per ''tunneling'' Fowler-Nordheim non rispetta completamente le ipotesi entro cui viene solitamente trattato il rumore di iniezione. Successivi eventi di iniezione mostrano, infatti, una correlazione: il processo di iniezione <math>i-</math>esimo vede una probabilità di ''tunneling'' ridotta a causa della riduzione di campo elettrico indotta dai precedenti <math>i-1</math> eventi di iniezione. Questa correlazione, osservabile nel momento in cui il numero di elettroni iniettati risulta sufficientemente grande, fa sì che il processo di programmazione sia affetto da fluttuazioni che seguono una statistica sub-Poissoniana.<ref>{{Cita pubblicazione|nome=
[[File:NAND RTN.png|sinistra|miniatura|342x342px|Schema del processo legato al rumore telegrafico causale in un transistore a ''floating-gate.'' In a) viene mostrato il profilo della banda di conduzione, sottolineando la presenza di una trappola interfacciale mentre b) mostra il tipico andamento della corrente in presenza di RTN.]]▼
=== Rumore telegrafico casuale ===
▲[[File:NAND RTN.png
Il rumore telegrafico casuale, indicato come ''random telegraph noise'' (RTN), non è un fenomeno specifico che caratterizza l'affidabilità delle memorie NAND flash, bensì è presente nella maggior parte dei dispositivi elettronici. Nel caso di transistori MOS l'origine del processo si deve alla presenza di difetti nella regione d'interfaccia canale/ossido o nel dielettrico di ''gate''. Le dinamiche di cattura ed emissione di portatori, tipicamente elettroni, che avvengono durante il normale funzionamento del dispositivo portano a fluttuazioni locali dell'elettrostatica che si traducono in un rumore sulla corrente di uscita del transistore.<ref>{{Cita pubblicazione|nome=Francesco Maria|cognome=Puglisi|nome2=Paolo|cognome2=Pavan|nome3=Luca|cognome3=Vandelli|data=2015-04|titolo=A microscopic physical description of RTN current fluctuations in HfOx RRAM|editore=IEEE|pp=5B.5.1–5B.5.6|lingua=inglese|accesso=2023-07-06|doi=10.1109/IRPS.2015.7112746|url=http://ieeexplore.ieee.org/document/7112746/}}</ref><ref>{{Cita web|url=https://cpb.iphy.ac.cn/article/2017/1868/cpb_26_1_018502.html|titolo=Random telegraph noise on the threshold voltage of multi-level flash memory|sito=cpb.iphy.ac.cn|lingua=inglese|accesso=2023-07-06}}</ref> ▼
▲Il rumore telegrafico casuale, indicato come ''random telegraph noise'' (RTN), non è un fenomeno specifico che caratterizza l'affidabilità delle memorie NAND flash, bensì è presente nella maggior parte dei dispositivi elettronici. Nel caso di transistori MOS l'origine del processo si deve alla presenza di difetti nella regione d'interfaccia canale/ossido o nel dielettrico di ''gate''. Le dinamiche di cattura ed emissione di portatori, tipicamente elettroni, che avvengono durante il normale funzionamento del dispositivo portano a fluttuazioni locali dell'elettrostatica che si traducono in un rumore sulla corrente di uscita del transistore.<ref>{{Cita pubblicazione|nome=Francesco Maria|cognome=Puglisi|nome2=Paolo|cognome2=Pavan|nome3=Luca|cognome3=Vandelli|data=2015-04|titolo=A microscopic physical description of RTN current fluctuations in HfOx RRAM|editore=IEEE|pp=5B.5.1–5B.5.6|lingua=inglese|accesso=2023-07-06|doi=10.1109/IRPS.2015.7112746|url=http://ieeexplore.ieee.org/document/7112746/
Si consideri in questo senso l'effetto di una singola trappola. Polarizzando il transistore di modo da permettere il flusso di corrente attraverso il canale ci si aspetterebbe che questa fosse stabile nel tempo. Al contrario, la trappola ivi presente può dar luogo ad un segnale simile a quello di un telegrafo, ove la corrente oscilla tra due stati in maniera sostanzialmente casuale. I due stati sui quali la corrente oscilla, nel proseguo detti di "alta corrente" e di "bassa corrente", sono associabili alle due configurazioni elettrostatiche del transistore ottenibili a pari tensioni applicate ma con la trappola RTN piena, ovvero che ha catturato un elettrone, o vuota, ovvero nella condizione successiva all'emissione del portatore. Quando un elettrone viene catturato, ad esempio all'interfaccia canale/ossido, l'inversione del canale nelle immediate vicinanze della trappola viene ridotta e la resistenza del canale aumenta conseguentemente, portando ad una diminuzione della corrente. Al contrario, l'emissione del portatore da parte della trappola ripristina la normale configurazione elettrostatica, che si traduce quindi nel ripristino della normale conduttanza di canale ed in un aumento della corrente d'uscita.<ref name=":9">{{Cita pubblicazione|nome=Alessandro S.|cognome=Spinelli|nome2=Gerardo|cognome2=Malavena|nome3=Andrea L.|cognome3=Lacaita|data=2021-06|titolo=Random Telegraph Noise in 3D NAND Flash Memories|rivista=Micromachines|volume=12|numero=6|pp=703|lingua=inglese|accesso=2023-07-06|doi=10.3390/mi12060703|url=https://www.mdpi.com/2072-666X/12/6/703}}</ref> ▼
▲Si consideri in questo senso l'effetto di una singola trappola. Polarizzando il transistore di modo da permettere il flusso di corrente attraverso il canale ci si aspetterebbe che questa fosse stabile nel tempo. Al contrario, la trappola ivi presente può dar luogo ad un segnale simile a quello di un telegrafo, ove la corrente oscilla tra due stati in maniera sostanzialmente casuale. I due stati sui quali la corrente oscilla, nel
Le dinamiche di RTN possono risultare un problema dal punto di vista dell'affidabilità delle memorie NAND flash poiché influenzano l'operazione di lettura della cella. In tal senso, considerato che la cella viene tipicamente operata in regime di sottosoglia e che l'effetto delle dinamiche di RTN può essere visto anche come un'oscillazione della tensione di soglia <math>V_T</math>, è facile comprendere come l'operazione di lettura, che si basa sulla comparazione della corrente che scorre in canale con una di riferimento, possa venire fortemente influenzata dal rumore telegrafico casuale.<ref name=":9" /> Dal punto di vista modellistico, il processo RTN può essere descritto come un [[processo telegrafico casuale]].<ref>{{Cita pubblicazione|nome=Christian|cognome=Monzio Compagnoni|nome2=Riccardo|cognome2=Gusmeroli|nome3=Alessandro S.|cognome3=Spinelli|data=2008-01|titolo=Statistical Model for Random Telegraph Noise in Flash Memories|rivista=IEEE Transactions on Electron Devices|volume=55|numero=1|pp=388–395|lingua=inglese|accesso=2023-07-06|doi=10.1109/TED.2007.910605|url=http://ieeexplore.ieee.org/document/4399663/}}</ref>▼
▲Le dinamiche di RTN possono risultare un problema dal punto di vista dell'affidabilità delle memorie NAND flash poiché influenzano l'operazione di lettura della cella. In tal senso, considerato che la cella viene tipicamente operata in regime di sottosoglia e che l'effetto delle dinamiche di RTN può essere visto anche come un'oscillazione della tensione di soglia <math>V_T</math>, è facile comprendere come l'operazione di lettura, che si basa sulla comparazione della corrente che scorre in canale con una di riferimento, possa venire fortemente influenzata dal rumore telegrafico casuale.<ref name=":9">{{Cita pubblicazione|nome=Alessandro S.|cognome=Spinelli|nome2=Gerardo|cognome2=Malavena|nome3=Andrea L.|cognome3=Lacaita|data=2021-06|titolo=Random Telegraph Noise in 3D NAND Flash Memories|rivista=Micromachines|volume=12|numero=6|p=703|lingua=inglese|accesso=2023-07-06|doi=10.3390/mi12060703|url=https://www.mdpi.com/2072-666X/12/6/703}}</ref> Dal punto di vista modellistico, il processo RTN può essere descritto come un [[processo telegrafico casuale]].<ref>{{Cita pubblicazione|nome=
Benché la breve descrizione qui riportata faccia riferimento al caso di una singola trappola, è bene ricordare che più difetti possano combinarsi per dar luogo a dinamiche di RTN più complesse<ref>{{Cita pubblicazione|nome=Toshiki|cognome=Obara|nome2=Akinobu|cognome2=Teramoto|nome3=Akihiro|cognome3=Yonezawa|data=2014-06|titolo=Analyzing correlation between multiple traps in RTN characteristics|editore=IEEE|pp=4A.6.1–4A.6.7|lingua=inglese|accesso=2023-07-06|doi=10.1109/IRPS.2014.6860644|url=http://ieeexplore.ieee.org/document/6860644/}}</ref>.
=== Interferenza di programmazione ===
L'operazione di programmazione di una cella selezionata all'interno della stringa può avere ripercussioni anche sulle celle adiacenti. Questo fenomeno, detto interferenza di programmazione, è presente in diverse tecnologie di memorie NAND flash ed ha origine da diversi processi, ognuno strettamente legato alla tecnologia sotto indagine. Nelle memorie NAND flash planari l'interferenza di programmazione origina dall'accoppiamento capacitivo che si sviluppa tra la cella programmata e le sue vicine. Ciò fa sì che non solo la cella selezionata aumenti la sua soglia durante l'operazione di programmazione, ma che anche le celle a lei adiacenti subiscano un aumento di soglia, tipicamente affetto da una certa variabilità<ref name=":2">{{Cita pubblicazione|nome=Christian|cognome=Monzio Compagnoni|nome2=Akira|cognome2=Goda|nome3=Alessandro S.|cognome3=Spinelli|data=2017-09|titolo=Reviewing the Evolution of the NAND Flash Technology|rivista=Proceedings of the IEEE|volume=105|numero=9|pp=
Nelle memorie ''charge-trap'' 3D-NAND, invece, il fenomeno è legato all'intrappolamento spurio di carica nelle regioni di intercella. Durante la programmazione, infatti, le regioni d'intercella vengono invertite grazie ai campi di ''fringing'' prodotti dall'accensione delle celle adiacenti a quella selezionata e dalla tensione di programmazione della cella operante. Questo fa sì che parte della carica intrappolata non si localizzi perfettamente nella regione sottostante alla cella in programmazione e che venga invece intrappolata nelle regioni ove non vi è un diretto controllo elettrostatico. Il risultato è una variazione dell'elettrostatica della stringa. Ne consegue che i valori delle tensioni di soglia delle celle adiacenti alla cella appena programmata risultano più alte rispetto al valore di programmazione inizialmente verificato, come conseguenza dell'incremento di resistività delle regioni d'intercella.<ref>{{Cita pubblicazione|nome=Jianquan|cognome=Jia|nome2=Lei|cognome2=Jin|nome3=Xinlei|cognome3=Jia|data=2023-04|titolo=A Novel Program Scheme for Z-Interference Improvement in 3D NAND Flash Memory|rivista=Micromachines|volume=14|numero=4|
Nonostante il processo alla base dell'interferenza di programmazione sia diverso a seconda della tecnologia di memoria NAND flash considerata, la fenomenologia osservata è spesso simile, il che porta a riconoscere con lo stesso nome processi di natura differente.
Riga 126 ⟶ 134:
=== Perdita di carica ===
Il livello di programmazione di una cella di memoria non rimane indefinitamente stabile nel tempo, ma è soggetto ad una deriva verso livelli di soglia più
Un primo è strettamente legato alla presenza di trappole e difetti nell'ossido di tunnel. Nella fattispecie, è possibile che durante l'operazione di programmazione una frazione di carica venga intrappolata in regioni difettive del dielettrico che compone lo ''stack'' della ''gate''. Tali regioni possono essere native del processo di deposizione o possono essere il risultato del deterioramento dell'ossido soggetto a ripetute operazioni di programmazione/cancellazione. La carica qui intrappolata può essere perso attraverso diversi processi, tra i quali ''tunneling'', emissione termoionica, [[emissione Poole-Frenkel]]. Un secondo processo descrive invece la perdita di carica direttamente dalla ''floating-gate''.
Le memorie CT 3D-NAND mostrano una fenomenologia di ritenzione più complessa rispetto alla controparte planare con cella ''floating-gate''.<ref>{{Cita pubblicazione|nome=Zhiyuan|cognome=Lun|nome2=Shuhuan|cognome2=Liu|nome3=Yuan|cognome3=He|data=2014-09|titolo=Investigation of retention behavior for 3D charge trapping NAND flash memory by 2D self-consistent simulation|editore=IEEE|pp=
== Note ==
Riga 136 ⟶ 144:
== Voci correlate ==
* [[Memoria flash]]
* [[Unità di memoria a stato solido|Memoria a stato solido]]
Riga 142 ⟶ 149:
== Altri progetti ==
{{interprogetto|preposizione=sulla}}
{{portale|informatica}}
[[Categoria:
| |||