Reduced instruction set computer: differenze tra le versioni

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[[File:DEC Alpha 21-35023-13 J40793-28 top.jpg|thumb|Processore RISC DEC Alpha 21064 il primo esponente della famiglia [[DEC Alpha]]]]

'''Reduced Instruction Set Computer''' ('''RISC'''), nell'[[elettronica digitale]], indica un'idea di [[progettazione]] di architetturearchitettura per [[microprocessore|microprocessori]] che predilige lo sviluppo di un'architettura semplice e lineare. Questa semplicità di progettazione permette di realizzare microprocessori in grado di eseguire il [[set di istruzioni]] in tempi minori rispetto a una architettura [[CISC]].

I più comuni processori RISC sono [[Atmel AVR|AVR]], [[PIC (microcontrollore)|PIC]], [[Architettura ARM|ARM]], [[DEC Alpha]], [[PA-RISC]], [[SPARC]], [[Architettura MIPS|MIPS]], [[RISC-V]], [[POWER]] e [[PowerPC]].

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=== Le prime evoluzioni ===

Nel frattempo, gli ingegneri trovarono alcuni metodi e tecnologie migliori per incrementare la capacità dei processori senza aumentare la frequenza. All'inizio degli [[anni 1980]] era diffusa l'idea che l'architettura avesse raggiunto il suo limite teorico di velocità. Si riteneva che nuovi incrementi di prestazioni si sarebbero ottenuti solamente grazie ai miglioramenti nei materiali semiconduttori o all'aumento di frequenza. Permettendo transistori più compatti, avrebbero permesso di innalzare la frequenza di funzionamento. Molti sforzi furono rivolti verso il [[calcolo parallelo]] e verso metodi di collegamento rapidi. Inoltre, il divario tra la velocità dei processori e delle memorie aumentava, perciò i progettisti iniziarono a studiare tecnologie che riducessero gli accessi alla memoria e aumentassero la velocità dei processori; tuttavia queste tecnologie erano molto difficili da implementare con metodi di accesso alla memoria complessi.

[[File:Fivestagespipeline.pngsvg|thumb|upright=1.2miniatura|Esecuzione delle istruzioni in un microprocessore con pipeline|450x450px]]

[[File:Fivestagespipeline.png|thumb|upright=1.2|Esecuzione delle istruzioni in un microprocessore con pipeline]]

Le prime novità si registrarono nella progettazione di nuove [[pipeline dati]]. In una pipeline l'istruzione viene suddivisa in sotto operazioni elementari, che vengono svolte in sequenza dalle unità funzionali disposte come una catena di montaggio. Un normale processore ha una singola unità generica che preleva un'istruzione, la decodifica, carica gli operandi, esegue l'operazione vera e propria e salva il risultato. Queste fasi vengono svolte in modo sequenziale da un processore classico; un processore dotato di pipeline esegue invece queste operazioni in parallelo, dato che, come in una catena di montaggio, possiede più unità specialistiche, ognuna delle quali esegue una singola fase, incrementando in misura notevole le prestazioni.