Time to digital converter: differenze tra le versioni

Versione delle 20:21, 4 lug 2019

Versione delle 20:45, 4 lug 2019

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I TDC si presentano sotto forma di [[ASIC]] o [[firmware]] per [[FPGA]], per funzionare hanno bisogno di essere montati su una scheda a circuito stampato appositamente sviluppato per farli funzionare. I livelli d'ingresso permessi dalle schede TDC possono essere molto diversi, utilizzare un TDC con un trasduttore non adatto può danneggiare seriamente entrambi i dispositivi.

===Flash Time to Digital Converter===

Il Flash Time to Digital Converter (FTDC) sfrutta una serie di [[flip-flop]] per campionare una distanza temporale, il principio di funzionamento è simile a quanto accade con il [[flash ADC]] dove invece la grandezza misurata è una tensione e non un tempo. Visto che il core di questo TIM si basa sulla generazione di elementi di ritardo, sono state sviluppate nel tempo diverse soluzioni che a volte sfruttano anche diversi fenomeni fisici.<ref>{{Cita pubblicazione|nome=P.M.|cognome=Levine|data=2004|titolo=A high-resolution flash time-to-digital converter and calibration scheme|rivista=2004 International Conferce on Test|editore=IEEE|pp=1148–1157|accesso=2019-07-04|doi=10.1109/TEST.2004.1387389|url=http://ieeexplore.ieee.org/document/1387389/|nome2=G.W.|cognome2=Roberts}}</ref>

===Shift Clock Fast Counter===

Il Shift Clock Fast Counter (SCFC) utilizza dei contatori sincroni per calcolare il tempo intercorso tra due intervalli temporali. Sfruttando strutture relativamente semplici è possibile ottenere contatori molto veloci ad occupazione di area ridotta, grazie a questo è possibile creare strutture di misuratori di tempo (TIM) con un elevato numero di canali afferenti allo stesso circuito integrato ([[Application specific integrated circuit|ASIC]]). Per aumentare la risoluzione di questi misuratori si utilizza la tecnica di sfasamento del clock su multiple strutture di conteggio.<ref>{{Cita pubblicazione|data=2013-10|titolo=Two novel designs of multi-phase clocked ultra-high speed time counter on FPGA for TDC implementation|rivista=2013 IEEE Nuclear Science Symposium and Medical Imaging Conference (2013 NSS/MIC)|editore=IEEE|pp=1–4|accesso=2019-07-04|doi=10.1109/NSSMIC.2013.6829534|url=http://ieeexplore.ieee.org/document/6829534/}}</ref>

===Tapped Delay Line Time to Digital Converter===

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<math display="block">\Delta t_{MAX}=\sum_{k=0}^{N-1}t_p</math>

===Flash Time to Digital Converter===

Il Flash Time to Digital Converter (FTDC) sfrutta una serie di [[flip-flop]] per campionare una distanza temporale, il principio di funzionamento è simile a quanto accade con il [[flash ADC]] dove invece la grandezza misurata è una tensione e non un tempo. L'ingresso ''start'' viene diviso in più rami, in serie ad ogni percorso troviamo un elemento di ritardo con un tempo di propagazione <math>t_{pN} = t_0 + \sum_{k=0}^{N}\tau</math>dove τ è uguale al tempo di propagazione aggiuntivo ad ogni ramo. Tutti questi rami vengono poi campionati contemporaneamente da dei [[flip-flop]] dove lo ''stop'' TDC è stato utilizzato come segnale di campionamento. Visto che il core di questo TIMTDC si basa sulla generazione di elementi di ritardo volutamente variabili, sono state sviluppate nel tempo diverse soluzioni che a volte sfruttano anche diversi fenomeni fisici, ad esempio una tecnica utilizzata è creare un [[circuito RC]] ad ogni ramo dove la costante di tempo τ aumenta in funzione della posizione dell'elemento facendone aumentare così aumentare il ritardo generato.<ref>{{Cita pubblicazione|nome=P.M.|cognome=Levine|data=2004|titolo=A high-resolution flash time-to-digital converter and calibration scheme|rivista=2004 International Conferce on Test|editore=IEEE|pp=1148–1157|accesso=2019-07-04|doi=10.1109/TEST.2004.1387389|url=http://ieeexplore.ieee.org/document/1387389/|nome2=G.W.|cognome2=Roberts}}</ref>