Intel Core Microarchitecture: differenze tra le versioni

Versione delle 22:06, 22 ott 2007

Versione delle 18:08, 2 gen 2008

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* ''Nuovo Divider Radix-16'': dovrebbe velocizzare applicazioni di calcolo scientifico in cui sono particolarmente frequenti elaborazione legate alle divisioni. Rispetto all'architettura originale è possibile processare 4 [[bytes]] per ciclo di clock contro 2; dovrebbe essere migliorata anche la latenza di alcune operazioni in [[virgola mobile]].

* ''Operazioni di [[virtualizzazione]] migliorate'': la tecnologia di virtualizzazione Vanderpool subirà un'ottimizzazione in modo da velocizzare le modalità attraverso le quali il processore passa da una [[macchina virtuale]] all'altra, con incrementi prestazionali che dovrebbero variare dal 25% al 75% a seconda del tipo di applicazioni.

* ''Nuove istruzioni SSE4'': inialmenteinizialmente previste già per la prima generazione di processori basati su architettura "Core", il set di istruzioni [[SSE4]] è stato successivamente rimandato ai processori a 45 nm. Si tratta di istruzioni che consentono di migliorare notevolmente le prestazioni in ambito multimediale soprattutto nella codifica/decodifica di flussi video ad alta definizione. Più precisamente sono state implementate solo 47 delle 54 istruzioni previste dal set SSE4 vero e proprio e per questo motivo Intel indica le nuove istruzioni inserite nelle evoluzioni a 45 nm dell'architettura Core, come SSE4.1 (dove .1 indica la prima versione); l'intero set delle istruzioni, indicato come SSE4.2 verrà incorporato solo nella futura architettura [[Nehalem]], successiva alla Core.

* ''Aumento della cache L2 del 50%'': in tutti i prodotti della nuova generazione la [[cache]] L2 aumenterà del 50%, diventando di 6 MB nei dual core e 12 MB nei quad core.

* ''BUS fino a 1333 MHz'': sebbene introdotto anche nelle ultime evoluzioni dei core a 65 nm, sarà nei prodotti a 45 nm che il nuovo BUS a 1333 MHz troverà la sua collocazione definitiva consentendo, soprattutto nei quad core, di ridurre il collo di bottiglia nello scambio di informazioni tra i vari core e la RAM.