Programmable Logic Device: differenze tra le versioni

Versione delle 15:24, 4 set 2005

Versione delle 15:42, 4 set 2005

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== Linguaggi di programmazione dei PLD ==

Di solito è difficile e poco conveniente scrivere a mano il codice per programmare i PLD, e quindi si usano computer e software appositi, chiamati [[logic compiler]], simili ai classici [[compilatore|compilatori]] che generano i programmi software eseguibili a partire dai file [[sorgente]]. Nel caso dei PLD i linguaggi sorgente si chiamano [[hardware description language]] (HDL). Ad esempio il linguaggio [[ABEL]] è adatto a logiche di bassa complessità, il [[Verilog]] e il [[VHDL]] sono indicati per applicazioni più complesse.

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As mentioned in the "PAL" section above, JEDEC files are usually too complex to create by hand, so a computer program is used to generate them. This program is called a logic compiler, and is analogous to a [[software]] [[compiler]]. The languages used as source code for logic compilers are called [[hardware description language]]s, or HDLs. [[ABEL programming language|ABEL]] is frequently used for low-complexity devices, while [[Verilog]] and [[VHDL]] are popular higher-level description languages for more complex devices.

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[[Categoria:Elettronica digitale]]