ADC a pipeline: differenze tra le versioni

Versione delle 14:31, 14 nov 2021

Versione delle 20:23, 21 gen 2023

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==Principio di funzionamento==

[[Immagine:Pipeline generale1.jpg|miniatura|verticale=2|sinistra|Schema a blocchi di un ADC a pipeline]]

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==Tempo di latenza e Tempo di conversione==

Si definisce [[latenza|tempo di latenza]] il tempo necessario affinché il primo campione convertito sia disponibile in uscita al convertitore.

Nel caso del pipeline il tempo di latenza sarà uguale al tempo necessario affinché il primo campione sia passato attraverso tutti gli stadi, quindi sarà uguale al tempo di clock moltiplicato il numero di stadi.

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|}

Da questa tabella si capisce anche la necessità del circuito logico, che deve introdurre dei ritardi alle uscite dei singoli stadi perché appunto il campione convertito non è tutto disponibile subito in uscita, ma deve passare attraverso tutti gli stadi e per fare questo impiega diversi istanti di clock.

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