SystemVerilog: differenze tra le versioni

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Versione delle 00:54, 30 mag 2023

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== Storia ==

SystemVerilog nasce nel 2002, con la donazione del linguaggio Superlog ad Accellera nel 2002 da parte della startup Co-Design Automation.<ref>Rich, D. “The evolution of SystemVerilog” IEEE Design and Test of Computers, July/August 2003</ref> La maggior parte delle funzionalità di verifica si basa sul linguaggio OpenVera donato invece da Synopsys. Nel 2005, SystemVerilog è stato adottato come standard [[Institute of Electrical and Electronics Engineers|IEEE]] 1800-2005.<ref>[http://www.eetimes.com/news/design/showArticle.jhtml;?articleID=173601060 IEEE approves SystemVerilog, revision of Verilog]</ref> Nel 2009, lo standard è stato unito allo standard di base Verilog (IEEE 1364-2005), creando lo standard IEEE 1800-2009. La versione attuale è lo standard IEEE 1800-2017.<ref>[http://standards.ieee.org/findstds/standard/1800-2017.html 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language]</ref>

Il set di funzionalità di SystemVerilog può essere suddiviso in due ruoliparti distintidistinte:

# SystemVerilog per la progettazione a [[Register transfer level|livello di trasferimento tra registri]] (RTL): è un'estensione di [[Verilog|Verilog-2005]] e tutte le funzionalità di quel linguaggio sono disponibili in SystemVerilog. Pertanto, Verilog èpuò essere considerato un sottoinsieme di SystemVerilog.

# SystemVerilog per la verifica: utilizza estesamente tecniche [[Programmazione orientata agli oggetti|di programmazione orientate agli oggetti]] ed è più strettamente correlato a [[Java (linguaggio di programmazione)|Java]] rispettopiuttosto che a Verilog. Questi costrutti generalmente non sono sintetizzabili.

Il resto di questo articolo discute le caratteristiche di SystemVerilog non presenti in [[Verilog|Verilog-2005]].

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Esistono due tipi di durata delle variabili specificate in SystemVerilog: static e automatic. Le variabili automatiche vengono create nel momento in cui l'esecuzione del programma rientra nello scope della variabile. Le variabili statiche vengono create all'inizio dell'esecuzione del programma e mantengono lo stesso valore durante l'intero ciclo di vita del programma, a meno che non venga assegnato un nuovo valore durante l'esecuzione.

Qualsiasi variabile dichiarata all'interno di un task o di una funzione senza specificare il tipo verrà considerata automatica. Per specificare che una variabile è statica si utilizza la [[Parola riservata|parola chiave]] <code>static</code> nella dichiarazione del tipo, ad esempio <code>static int x;</code>. La parola chiave <code>automatic</code> " viene utilizzata allo stesso modo.

=== Nuovi tipi di dati ===

'''I tipi di variabili avanzati''' aggiungono nuove funzionalità al tipo "reg" di Verilog:<syntaxhighlight lang="systemverilog" line="1">

logic [31:0] my_var;

</syntaxhighlight>Verilog-1995 e Verilog-2001 limitano le variabili reg a dichiarazionistatement comportamentali come nel caso del [[Register transfer level|il codice RTL]]. SystemVerilog estende il tipo reg in modo che possa essere guidato da un singolo driver come un gate o un modulo. SystemVerilog chiama questo tipo "logic" per ricordare agli utenti che ha questa capacità extraulteriore e che non èsi tratta di un registro hardware. I nomi "logic" e "reg" sono intercambiabili. Un segnale con più di un driver (come un [[Three state|buffer a tre stati]] per [[General Purpose Input/Output|input/output generico]] ) deve essere dichiarato usando un tipo net come "wire" in modo che SystemVerilog possa risolvererisolverne il valore finale.

'''I Packed array multidimensionali''' unificano ed estendono la nozione di "registri" e "memorie" di Verilog:<syntaxhighlight lang="systemverilog" line="1">

logic [1:0][2:0] my_pack[32];

</syntaxhighlight>Il Verilog classico consente di dichiarare solo una dimensione a sinistra del nome della variabile. SystemVerilog consente qualsiasi numero di tali dimensioni "impacchettate". Una variabile di tipo array compressopacked mappa 1:1 su una quantità aritmetica intera. Nell'esempio precedente, ogni elemento di <code>my_pack</code> può essere utilizzato nelle espressioni come numero intero a sei bit. Le dimensioni a destra del nome (32 in questo caso) sono indicate come dimensioni "unpacked". Come in [[Verilog|Verilog-2001]], è consentito qualsiasi numero di dimensioni unpacked.

'''I tipi di dati enumerati''' (<code>enums</code>) consentono di assegnare nomi significativi a quantità numeriche. Le variabili dichiarate di tipo enumerato non possono essere assegnate a variabili di un diverso tipo enumerato senza [[Conversione di tipo|coversione di tipo]]. Questo non è vero per i parametri, la tecnica di implementazione preferita per le quantità enumerate in Verilog-2005:<syntaxhighlight lang="systemverilog" line="1">

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color_t my_color = GREEN;

initial $display("The color is %s", my_color.name());

</syntaxhighlight>Come mostrato sopra, il progettista può specificare un tipo aritmetico sottostante ( <code>logic [2:0]</code> in questo caso) che viene utilizzato per rappresentare il valore di enumerazione. IPossono essere usati meta-valori X e Z possono essere usati qui, possibilmente per rappresentare stati illegali. La funzione <code>name()</code> restituisce una stringa ASCII per il valore enumerato corrente, utile per la convalida e il test.

'''Nuovi tipi interi''': SystemVerilog definisce <code>byte</code>, <code>shortint</code>, <code>int</code> e <code>longint</code> come tipi interi con segno a due stati con rispettivamente 8, 16, 32 e 64 bit. Un tipo <code>bit</code> è un tipo a due stati a larghezza variabile che funziona in modo molto simile a <code>logic</code>. I tipi a due stati mancano dei metavalori [[Condizione di indifferenza|X]] e Z del Verilog classico; l'uso di questi tipi può consentire una simulazione più veloce.

'''Le [[Record (informatica)|Le strutture]]''' e '''le unioni''' funzionano in modo molto simile al [[C (linguaggio)|linguaggio di programmazione C.]] I miglioramenti di SystemVerilog includono l'attributo '''packedtagged''' e l'attributo '''taggedpacked'''. L'attributo <code>tagged</code> consente il monitoraggio in fase di esecuzione di quali membri di un'unione sono attualmente in uso. L'attributo <code>packed</code> fa sì che la struttura o l'unione venga mappata 1:1 su un packed array di bit. I contenuti dei tipi di dati <code>struct</code> occupano un blocco continuo di memoria senza interruzioni, simile ai [[Campo di bit|campi di bit]] in C e C++:<syntaxhighlight lang="systemverilog" line="1">

typedef struct packed {

bit [10:0] expo;

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=== Blocchi procedurali ===

SystemVerilog introduce tre nuovi blocchi procedurali destinati a modellare l'hardware : <code>always_comb</code> (per modellare [[Circuito combinatorio|la logica combinatoria]] ), <code>always_ff</code> (per [[Flip-flop|i flip-flop]] ) e <code>always_latch</code> (per [[Flip-flop|i latch]] ). Mentre Verilog utilizza un unico blocco generico <code>always</code> per modellare diversi tipi di strutture hardware, ciascuno dei nuovi blocchi di SystemVerilog ha lo scopo di modellare un tipo specifico di hardware, imponendo restrizioni semantiche per garantire che l'hardware descritto dai blocchi corrisponda all'uso previsto del modello. Un compilatore HDL o un programma di verifica può eseguire passaggi aggiuntivi per garantire che si verifichi solo il tipo di comportamento previsto.

Un blocco <code>always_comb</code> modella [[Circuito combinatorio|lacircuiti logicalogici combinatoriacombinatori]]. Il simulatore deduce che la ''sensitivity list'' sia costituito da tutte le variabili dalle istruzioni contenute:<syntaxhighlight lang="systemverilog" line="1">

always_comb begin

tmp = b * b - 4 * a * c;

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always_latch

if (en) q <= d;

</syntaxhighlight>Un blocco <code>always_ff</code> modella la logicacircuiti sincronasincroni (in particolare [[Circuito sequenziale|lacircuiti logicalogici sequenzialesequenziali]] [[Flip-flop|sensibilesensibili al fronte]]):<syntaxhighlight lang="systemverilog" line="1">

always_ff @(posedge clk)

count <= count + 1;

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== Funzionalità di verifica ==

Le seguenti funzionalità di verifica in genere non sono sintetizzabili, il che significa che non possono essere implementate nell'in hardware basatosulla sulbase del relativo codice HDL. Invece,Esse aiutano invece nella creazione di [[test bench]] estensibili e flessibili.

=== Nuovi tipi di dati ===

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string s3 = {s1, ", ", s2, p[2]}; // string concatenation

$display("[%d] %s", s3.len(), s3); // simulation will print: "[13] Hello, world!"

</syntaxhighlight>Oltre agli array statici utilizzati nella progettazione, SystemVerilog offre [[Array dinamico|array dinamici]], [[Array associativo|array associativi]] e [[Coda (informatica)|code]] :<syntaxhighlight lang="systemverilog" line="1">

int cmdline_elements; // # elements for dynamic array

int da[]; // dynamic array

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da = new[ cmdline_elements ]; // Allocate array with 16 elements

end

</syntaxhighlight>Un array dinamico funziona in modo molto simile a un array unpacked, ma offre il vantaggio di essere [[Gestione della memoria|allocato dinamicamente]] in [[Run-time|fase di esecuzione]] (come mostrato sopra. ). Mentre la dimensione di un packed array deve essere nota in fase di compilazione (da una costante o espressione di costanti), la dimensione dell'array dinamico può essere inizializzata da un'altra variabile, consentendo all'array di essere dimensionato e ridimensionato arbitrariamente secondo necessità.

Un array associativo può essere considerato come un [[Albero binario di ricerca|albero di ricerca binario]] con un tipo della chiave e un tipo dei dati specificati dall'utente. La chiave implica un ordinamento. Gli elementi di un array associativo possono essere letti in ordine lessicografico.

Line 206 ⟶ 210:

endfunction

endclass

</syntaxhighlight>I metodi ''constraint_mode()'' e ''random_mode()'' sono usati per controllare la randomizzazione. constraint_mode() viene utilizzato per attivare e disattivare un vincolo specifico e random_mode viene utilizzato per attivare o disattivare una randomizzazione di una variabile specifica. Il codice seguente descrive e verifica proceduralmente un [[frame Ethernet]] :<syntaxhighlight lang="systemverilog" line="1">

class eth_frame;

rand bit [47:0] dest;

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assert_req_gnt: assert property (req_gnt) else $error("req not followed by gnt.");

</syntaxhighlight>Questo esempio mostra un operatore '''di [[Implicazione logica|di implicazione]]''' <code>|=></code>. La proposizione a sinistra dell'implicazione si chiama '''antecedente''' e quella a destra si chiama '''conseguente'''. [[Interpretazione (logica)|La valutazione]] di un'implicazione inizia attraverso ripetuti tentativi di valutare l'antecedente. Quando la valutazione dell'antecedente ha successo, si tenta la valutazione del conseguente, e il successo dell'asserzione dipende dal successo del conseguente. In questo esempio, il conseguente non verrà tentato finché <code>req</code> non diventa alto, dopodiché la proprietà fallirà se <code>gnt</code> non è alto nel clock successivo.

Oltre alle asserzioni, SystemVerilog supporta [[Presupposizione (linguistica)|le ipotesi]] e la copertura delle proprietà. Un'assunzione stabilisce una condizione che uno [[Dimostrazione automatica di teoremi|strumento]] [[Logica|formale di dimostrazione logica]] deve [[Assioma (matematica)|deve assumere come vera]]. Un'asserzione specifica una proprietà che deve essere dimostrata vera. Nella [[simulazione]], sia le asserzioni che le ipotesi vengono verificate rispetto agli stimoli del test. La copertura della proprietà consente all'ingegnere di verifica di verificare che le asserzioni stiano monitorando accuratamente il progetto. 

=== Copertura ===

'''La copertura''' (''coverage'') applicata ai linguaggi di verifica hardware si riferisce alla raccolta di statistiche basate su eventi di campionamento all'interno della simulazione. La copertura viene utilizzata per determinare quando il dispositivo sottoposto a test (''Device Under Test'', DUT) è stato esposto a una varietà sufficiente di stimoli tale che vi sia un'elevata probabilità che il DUT funzioni correttamente. Si noti che questoquesta definizione differisce dalladal concetto di copertura del codice che(software), utilizzaorientata il codice del progetto pera garantire che tutte le righe del codice nel progetto siano state eseguite. La copertura funzionale assicura che tutti i casi corner e marginali desiderati all'interno dello spazio di progettazione siano stati esplorati.

Un gruppo di copertura SystemVerilog crea un database di "contenitori" (''bin'') che memorizzano un [[istogramma]] di valori di una variabile associata. È inoltre possibile definire la copertura incrociata, che crea un istogramma che rappresenta il [[prodotto cartesiano]] di più variabili.

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* Gli [[Operatore di assegnamento|operatori di assegnazione]] procedurale (<=, =) ora possono operare direttamente sugli array.

* Le definizioni delle porte (inout, input, output) sono ora espanse per supportare una più ampia varietà di [[Tipo di dato|tipi di dati]] : sono supportati i tipi [[Record (informatica)|struct]], enum, real e multidimensionali.

* Il costrutto [[Ciclo for|del ciclo for]] ora consente la dichiarazione automatica delle variabili all'interno dell'istruzione for. [[Struttura di controllo|Il controllo del flusso]] del ciclo è migliorato dalle [[Struttura di controllo|istruzioni ''continue'' e ''break'']].

* SystemVerilog aggiunge un ciclo ''do/while'' al costrutto del ciclo ''while''.

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== Voci correlate ==

* [[Linguaggio di descrizione dell'hardware]]

* [[Verilog]]

* [[VHDL]]

* [[SystemC|System C]]