SystemVerilog: differenze tra le versioni

Versione delle 16:22, 27 lug 2023

Versione delle 16:42, 5 ago 2023

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{{senza fonte|Nella sintesi del progetto (trasformazione di una descrizione del progetto hardware in una [[netlist]]), l'adozione di SystemVerilog è stata lenta. Molti team di progettazione utilizzano flussi di progettazione che coinvolgono più strumenti di fornitori diversi. La maggior parte dei team di progettazione non può migrare a progetti RTL basati su SystemVerilog fino a quando l'intera suite di strumenti front-end ([[Lint (software)|linter]], [[verifica formale]] e [[Generazione di programmi di prova automatici|generatori di strutture di test automatizzate]] ) non supporta un sottoinsieme linguistico comune}}.

== Voci correlate ==

* [[Linguaggio di descrizione dell'hardware]]

* [[Verilog]]

* [[VHDL]]

* [[SystemC|System C]]

== Note ==

<references />

== Bibliografia ==

* {{Cita libro|titolo=1800-2005 — IEEE Standard for System Verilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.2005.97972|anno=2005| isbn = 978-0-7381-4810-6}}

* {{Cita libro|titolo=1800-2009 — IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language| doi = 10.1109/IEEESTD.2009.5354441|anno=2009| isbn = 978-0-7381-6130-3}}

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* Ben Cohen Srinivasan Venkataramanan and Ajeetha Kumari [http://SystemVerilog.us] A Pragmatic Approach to VMM Adoption, - http://SystemVerilog.us

* Erik Seligman and Tom Schubert [https://www.amazon.com/Formal-Verification-Essential-Toolkit-Modern-ebook/dp/B012VX1MW8/ref=sr_1_1?ie=UTF8&qid=1451183481&sr=8-1&keywords=erik+seligman+formal+verification] Formal Verification: An Essential Toolkit for Modern VLSI Design, Jul 24, 2015,

== Voci correlate ==

* [[Linguaggio di descrizione dell'hardware]]

* [[Verilog]]

* [[VHDL]]

* [[SystemC|System C]]

== Collegamenti esterni ==