SystemVerilog: differenze tra le versioni

Versione delle 09:17, 7 feb 2024

Versione delle 12:16, 23 set 2024

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|utilizzo = [[Linguaggio di descrizione hardware]]

|paradigmi = Design: [[programmazione strutturata]], verifica: [[programmazione orientata agli oggetti]]

|tipizzazione = Statico, debole

|influenzato_da = Design: [[Verilog]], [[VHDL]], [[C++]],

Verifica: [[OpenVera]], [[Java (programming language)|Java]]

|ha_influenzato =

|implementazione_riferimento =

|lingua =

|licenza =

|sito_web =

}}

'''SystemVerilog''', standardizzato come '''IEEE 1800''', è un linguaggio [[Linguaggio di descrizione hardware|di descrizione]] e verifica dell'hardware utilizzato per modellare, progettare, simulare, testare e implementare sistemi elettronici. SystemVerilog è basato su [[Verilog]] ed è comunemente usato nell'industria dei [[Semiconduttore|semiconduttori]] e della progettazione [[elettronica]] come evoluzione di Verilog. Dal 2008 Verilog e SystemVerilog fanno parte dello stesso standard [[Institute of Electrical and Electronics Engineers|IEEE]].