ADC a pipeline: differenze tra le versioni
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m +W +cat |
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==Principio di funzionamento==
▲Come si vede dalla prima immagine il pipeline è composto da più stadi collegati in cascata.
Il circuito logico non modifica l'uscita dei singoli stadi, ma introduce solo un ritardo, in quanto prima di rendere il campione disponibile in uscita, devo aspettare che sia passato attraverso tutti gli stadi. Quindi l'uscita finale ad m bit altro non è che la sequenza delle uscite dei singoli stadi. Quindi alla fine ho un numero di bit pari al numero di bit in uscita da ogni stadio moltiplicati per il numero p di stadi(nello schema sopra abbiamo 4 stadi).
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