Cell (processore): differenze tra le versioni

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Ogni SPU è un processore vettoriale a 128 bit [[Very long instruction word|VLIW]], ha una dimensione di 2,5 x 5,8 mm, è in grado anch'esso di eseguire 2 istruzioni simultaneamente ed è dotato di 256 Kbyte di memoria locale ad alta velocità. Questa memoria è visibile alla PE in modo che questa possa caricarvi dati o programmi. Ogni SPU è in grado di accedere alla memoria locale di un'altra SPU rapidamente e quindi quando una SPU ha completato delle elaborazioni un'altra SPU può prelevare i dati per successive elaborazioni. Si potrebbe immaginare per esempio nel caso di un lettore di [[DVD]] avanzato che una SPU effettui una prima decodifica dei dati, la seconda SPU provveda a adattare l'immagine alla risoluzione dello schermo mentre una terza SPU preleva i dati dalla memoria della prima SPU e decodifichi l'[[audio digitale]] adattandolo all'impianto audio disponibile. Ovviamente tutta la gestione e la sincronizzazione delle SPU viene effettuata dall'unità PE.

I core comunicano fra loro per mezzo di un bus FlexIO a 6,4 GHz e con la memoria attraverso un bus [[XDR]] (Extreme Data Rate) a 3,2 GHz: entrambi si basano su tecnologie di [[Rambus]] e sono gestiti da controller integrati nel chip. Grazie ad un accordo stipulato con Rambus nel [[2003]], le memorie XDR DRAM che equipaggeranno i dispositivi Cell-based verranno prodotte direttamente da Sony e Toshiba. Ogni SPU dovrebbe quindi essere in grado di generare 32 [[Flops|GFLOPS]] di potenza e di conseguenza, nel complesso, le 8 SPU dovrebbero generare 256 GFLOPS. La potenza di calcolo dell'unità PE [[VMX]] non è ben specifica ma dovrebbe essere di circa 32 GFLOPS.

Gli SPE ono ottimizzati per il calcolo su singola precisione; ogni SPE è dotato di 4 ALU a 2 stadi per dati a singola precisione e può dunque eseguire sino ad 8 operazioni contemporaneamente. Gli SPE supportano anche il calcolo su dati a precisione doppia ma non dispongono di unità specializzate, tali calcoli sono eseguiti da quelli per la precisione singola con prestazioni circa 1/8 rispetto a quelle su precisione singola.

=== Considerazioni sull'architettura ===

=== Considerazioni sull'architettura ===

Sotto molti punti di vista Cell assomiglia all'architettura sviluppata da [[Seymour Cray]] ma al contrario. Mentre nel [[CDC 6600]] vi era un'unità di calcolo molto veloce e un gruppo di unità più lente dedicate alla gestione e memorizzazione dei dati, nell'architettura del Cell l'approccio è opposto. Nel Cell vi è un'unità di gestione e un gruppo di unità veloci dedicate all'elaborazione dei dati. Questa architettura ritiene problematica l'elaborazione dei dati e non il loro recupero dalla memoria centrale.

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L'architettura di Cell prevede l'incorporazione di più elementi base (1 PE più 8 SPE) in un solo chip. IBM ha presentato il brevetto di un'unità formata da quattro unità base in grado di sviluppare in teoria 1 Teraflop.

== Prestazioni ==