ADC a pipeline: differenze tra le versioni

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m fix vari, replaced: perchè → perché, replaced: → using AWB
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Questa considerazione è verificabile nella tabella sottostante che mette a confronto un flash a 9 bit con un pipeline di eguale risoluzione.
 
Nella tabella è riportato anche il caso più generale di un convertitore a m bit. In questo caso con p indichiamo il numero di stadi da cui è composto il pipeline e con n il numero di bit in uscita da ogni singolo stadio.
 
{|class="wikitable"
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Il pipeline è composto da più stadi collegati in cascata.
Il circuito logico non modifica l'uscita dei singoli stadi, ma introduce solo un ritardo, in quanto prima di rendere il campione disponibile in uscita, devo aspettare che sia passato attraverso tutti gli stadi. Quindi l'uscita finale ad m bit altro non è che la sequenza delle uscite dei singoli stadi. Quindi alla fine ho un numero di bit pari al numero di bit in uscita da ogni stadio moltiplicati per il numero p di stadi(nello schema abbiamo 4 stadi).
 
 
 
 
 
 
===Analisi di un singolo stadio===
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Questa tensione viene convertita dal secondo flash ottenendo il codice binario 010 corrispondente a 2.
 
Se andiamo a leggere le uscite dei 2 stadi in sequenza otteniamo il codice 100&nbsp;010, ossia <math>\frac {2^5+2^1}{2^3}</math>=<math>\frac{34}{8}</math>=4,25V
 
Notiamo che con l'aggiunta del secondo stadio l'errore di quantizzazione si riduce, passando da 0,3 V a 0,05V.
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È da notare che il '''tempo di conversione''' differisce dal tempo di latenza, in quanto già dal secondo campione è necessario attendere un solo intervallo di clock per avere il dato disponibile sull'uscita.
 
La tabella sottostante chiarisce quanto appena detto. Sulla prima colonna sono indicati gli istanti di clock e sulla prima riga gli stadi del pipeline. D1 rappresenta il primo campione, che durante il primo periodo di clock si troverà nel primo stadio. Al secondo istante di clock il primo stadio avrà terminato di elaborare D1 che passerà al secondo stadio; quindi il primo stadio inizierà ad elaborare il secondo campione D2. La procedura continuerà iterativamente, finchè D1 non arriverà al quarto e ultimo stadio. A questo punto dopo 4 istanti di clock D1 sarà disponibile in uscita al pipeline. Si nota che non è necessario aspettare altri 4 istanti di clock perchèperché anche il secondo campione D2 sia disponibile in uscita. Infatti D2 sarà presente in uscita all'istante di clock. Questo esempio chiarisce come il tempo di conversione sia pari a un periodo di clock, in quanto ad ogni istante di clock ho un nuovo campione disponibile in uscita. Il tempo di latenza invece sarà di 4 istanti di clock, in quanto è il tempo necessario affinché il primo campione sia presente in uscita.
 
{|class="wikitable"
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|}
Da questa tabella si capisce anche la necessità del circuito logico, che deve introdurre dei ritardi alle uscite dei singoli stadi perché appunto il campione convertito non è tutto disponibile subito in uscita, ma deve passare attraverso tutti gli stadi e per fare questo impiega diversi istanti di clock.
 
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