Intel Core Microarchitecture: differenze tra le versioni

Versione delle 03:56, 5 nov 2015

Versione delle 16:42, 11 mag 2016

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* '''Nuovo Divider Radix-16''': velocizza le applicazioni di calcolo scientifico in cui sono particolarmente frequenti elaborazione legate alle divisioni. Rispetto all'architettura originale è possibile processare 4 [[bytes]] per ciclo di clock contro 2; dovrebbe essere migliorata anche la latenza di alcune operazioni in [[virgola mobile]].

* '''Operazioni di [[virtualizzazione]] migliorate''': la tecnologia di virtualizzazione [[Vanderpool]] ha subito un'ottimizzazione in modo da velocizzare le modalità attraverso le quali il processore passa da una [[macchina virtuale]] all'altra, con incrementi prestazionali che dovrebbero variare dal 25% al 75% a seconda del tipo di applicazioni.

* '''Nuove istruzioni SSE4''': inizialmente previste già per la prima generazione di processori basati su architettura "Core", il set di istruzioni [[SSE4]] è stato successivamente rimandato ai processori a 45  nm. Si tratta di istruzioni che consentono di migliorare notevolmente le prestazioni in ambito multimediale soprattutto nella codifica/decodifica di flussi video ad alta definizione. Più precisamente sono state implementate solo 47 delle 54 istruzioni previste dal set SSE4 vero e proprio e per questo motivo Intel indica le nuove istruzioni inserite nelle evoluzioni a 45  nm dell'architettura Core, come SSE4.1 (dove . 1 indica la prima versione); l'intero set delle istruzioni, indicato come SSE4.2 verrà incorporato solo nella futura architettura [[Nehalem (hardware)|Nehalem]], successiva alla Core.

* '''Aumento della cache L2 del 50%''': in tutti i prodotti della nuova generazione la [[cache]] L2 è aumentata del 50%, diventando di 6 MB nei dual core e 12 MB nei quad core, e inoltre ha un'[[CPU cache#Associatività|associatività]] passata da 16 a 24 livelli. Questa modifica consente di ottenere un "''hit rate''", cioè un "tasso di successo" nel fornire il dato richiesto dal processore per l'elaborazione, che sia sufficientemente elevato e allo stesso tempo poter mantenere valori di latenza non eccessivamente alti.

* '''BUS fino a 1333  MHz''': sebbene introdotto anche nelle ultime evoluzioni dei core a 65  nm, è nei prodotti a 45  nm che il nuovo BUS a 1333  MHz ha trovato la propria collocazione definitiva consentendo, soprattutto nei quad core, di ridurre il collo di bottiglia nello scambio di informazioni tra i vari core e la RAM.

Inoltre nelle versioni destinate all'impiego in ambito mobile:

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== Considerazioni sull'efficienza: Stop alla corsa ai GHz ==

Una conseguenza molto importante delle varie migliorie introdotte con la nuova architettura risiede nel fatto che la corsa a frequenze di [[clock]] sempre più elevate diminuirà di parecchio, nei prossimi anni, nel segmento dei sistemi Desktop, pur naturalmente non arrestandosi; a parziale conferma di questo fatto si può notare che gli stadi della [[Pipeline dati|pipeline]] previsti dalla nuova architettura sono 14, al posto dei 12 del primo Pentium M Banias, e questo ha contribuito ad aumentare solo leggermente la frequenza di funzionamento. Infatti, più sono gli stadi della pipeline, e più essi sono elementari; di conseguenza ogni singolo stadio richiede meno cicli di clock per essere eseguito, e siccome i vari stadi possono essere eseguiti contemporaneamente si può innalzare la frequenza massima. Questo è uno dei motivi per cui Intel con il progetto [[Pentium 4]] [[Willamette]] prima, e quello [[Prescott]] poi, ha progressivamente aumentato il numero di stadi fino ad arrivare a ben 31; la frequenza massima è cresciuta molto fino a sfiorare i 4  GHz, ma di pari passo si ha avuto un decadimento dell'efficienza dell'architettura: si tratta "solo" di trovare il giusto bilanciamento, che Intel sembra aver trovato proprio con l'architettura "Core".

== Differenza di prestazioni rispetto a NetBurst ==

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==== Settore Server ====

In ambito server, Intel ha mantenuto in vita il marchio [[Xeon]] pur cambiando architettura. I nuovi Xeon basati su core [[Woodcrest (hardware)|Woodcrest]], sono stati in grado, in particolari ambiti, di aumentare le prestazioni anche dell'80% rispetto ad un modello Xeon 2,8  GHz con core [[Paxville (hardware)|Paxville]], riducendo contemporaneamente il consumo massimo di circa il 35%.

== Considerazioni sull'abbinamento "Processo produttivo/Architettura" di Intel ==

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Per limitare gli imprevisti delle innovazioni tecnologiche necessarie al rinnovamento generazionale dei propri processori, a partire dagli inizi del [[2006]] Intel ha iniziato a seguire una strategia denominata "[[Intel Tick-Tock|Tick-Tock]]": prima viene introdotta una nuova tecnologia produttiva sulla base di un'architettura già collaudata (la fase "''Tick''") e in seguito, quando tale tecnologia è in grado di fornire [[resa produttiva|rese]] elevate, la si adotta per produrre una nuova architettura (la fase "''Tock''").

I primi esponenti di questa nuova filosofia di progetto, furono i processori [[Pentium D]] [[Presler]] (che avevano praticamente la stessa architettura dei precedenti [[Smithfield (informatica)|Smithfield]]) con cui venne introdotto il processo produttivo a [[65 nm]] (fase "''Tick''"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel passò alla nuova architettura Core dei [[Core 2 Duo]], prodotta sempre a 65  nm (fase "''Tock''").

In maniera analoga, tra la fine del [[2007]] e l'inizio del [[2008]], Intel presentò i processori [[Penryn (computer)|Penryn]] e [[Wolfdale]] che erano in sostanza dei [[die-shrink]] del Core 2 Duo, a 45  nm (fase "Tick"). A fine [[2008]], quando anche questo processo produttivo era ormai a punto, arrivò l'architettura [[Nehalem (hardware)|Nehalem]] (fase "''Tock''"). La sua evoluzione [[Westmere (hardware)|Westmere]] è stata realizzata a 32  nm a partire dai primi mesi del [[2010]] (fase "Tick"), in modo da collaudare anche questa tecnologia in vista dell'architettura successiva [[Sandy Bridge]], uscita poi nel [[2011]] (fase "''Tock''"). L'intenzione dichiarata di Intel, molto ambiziosa, era quella di migliorare il rapporto performance/watt del 300% entro la fine del decennio.

Seguendo il medesimo principio, Sandy Bridge è stata poi seguita dal die-shrink a [[22 nm]] [[Ivy Bridge]] nel [[2012]] (fase "Tick"), che ha quindi mantenuto la stessa architettura ma ha introdotto un nuovo processo produttivo. Nel [[2013]] arriverà anche la nuova architettura [[Haswell (hardware)|Haswell]] (fase "''Tock''"), il cui die-shrink a [[14 nm]] prenderà il nome di [[Broadwell (hardware)|Broadwell]] (fase "Tick"); quest'ultimo verrà poi seguito negli anni seguenti dall'architettura [[Skylake]] (fase "''Tock''") e dalla sua ri-scalatura [[Ice Lake]] (fase "Tick").