Tensor Processing Unit: differenze tra le versioni

Versione delle 14:24, 19 apr 2019

Versione delle 16:51, 28 apr 2019

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Una '''tensor processing unit''' ('''TPU''') è un [[acceleratore IA]] costituito da un circuito [[ASIC]] sviluppato da [[Google (azienda)|Google]] per applicazioni specifiche nel campo delle [[Rete neurale artificiale|reti neurali]]. La prima tensor processing unit è stata presentata nel maggio del 2016 in occasione della [[Google I/O]]; la società specificò che le TPU erano già impiegate all'interno dei propri data center da oltre un anno<ref>{{Cita web |url=https://www.techradar.com/news/computing-components/processors/google-s-tensor-processing-unit-explained-this-is-what-the-future-of-computing-looks-like-1326915 |titolo=Google's Tensor Processing Unit explained: this is what the future of computing looks like |sito=TechRadar |lingua=en |accesso=2019-04-14}}</ref><ref>{{Cita web |url=https://cloud.google.com/blog/products/gcp/google-supercharges-machine-learning-tasks-with-custom-chip |titolo=Google supercharges machine learning tasks with TPU custom chip |sito=Google Cloud Platform Blog |lingua=en |accesso=2019-04-14}}</ref>.

Il circuito è stato appositamente progettato per la libreria open source [[TensorFlow]]<ref>{{Cita web |url=https://www.youtube.com/watch?v=oZikw5k_2FM |titolo=TensorFlow: Open source machine learning |sito=YouTube |lingua=en |accesso=2019-04-14}}</ref>. La stessa Google continua ad impiegare le classiche [[CPU]] e [[Graphics processing unit|GPU]] per altre tipologie di applicazioni orientate all'[[apprendimento automatico]].

== Descrizione ==

Google ha pensato per questo tipo di processore ad una architettura a specifico dominio progettata come un processore-matrice esclusivamente pensato per il lavoro per reti neurali a velocità incredibilmente elevate consumando molta meno energia e all'interno di uno spazio fisico ridotto<ref name = "TPUArray">{{cita web| url = https://cloud.google.com/blog/products/ai-machine-learning/what-makes-tpus-fine-tuned-for-deep-learning |titolo = What makes TPUs fine-tuned for deep learning? |pubblicazione = cloud.google.com|accesso = 28 aprile 2019}}</ref>.

In questa maniera viene ridotto grandemente il collo di bottiglia dell'[[architettura di Von Neumann]] perchè Il compito principale del processore è di calcolare matrici,approcciando con una architettura ad [[array sistolico]] può usare migliaia di moltiplicatori e addenti e connetterli direttamente per formare una matrice fisica per questi operatori<ref name = "TPUArray"/>.

Per la seconda generazione di TPU ci sono due array sistolici da 128 x 128 che aggregano 32768 [{ALU]] per valori a 16 bit in virgola mobile per singolo processore<ref name = "TPUArray"/>..

== Prodotti ==