Time to digital converter: differenze tra le versioni

Versione delle 20:48, 4 lug 2019

Versione delle 09:15, 5 lug 2019

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==Time to Digital Converter==

Esistono varie architetture di misuratori temporali che cadono sotto la definizione di TDC, tutte sono accomunate nel rappresentare le misure direttamente in forma digitale, il metodo di elaborazione della misura può essere però molto differente, addirittura si utilizzano soluzioni che possono essere sincrone con un [[clock]] di sistema oppure altre totalmente asincrone. Solitamente in base all'applicazione di utilizzo si preferisce una soluzione piuttosto che un altra, i parametri fondamentali su cui basarsi sono costo, numero di canali, precisione, risoluzione, flessibilità nell'elaborazione della misura. Sono definiti come cronometri puramente digitali i Tapped Delay Line Time to Digital Converter (TDL-TDC), i Flash Time to Digital Converter (FTDC) e i contatori veloci a clock sfasato (Shift Clock Fast Counter, SCFC).

I TDC si presentano sotto forma di [[ASIC]] o [[firmware]] per [[FPGA]], per funzionare hanno bisogno di essere montati su una scheda a circuito stampato appositamente sviluppato per farli funzionare. I livelli d'ingresso permessi dalle schede TDC possono essere molto diversi, utilizzare un TDC con un trasduttore non adatto può danneggiare seriamente entrambi i dispositivi.

===Shift Clock Fast Counter===

Il Shift Clock Fast Counter (SCFC) utilizza dei contatori sincroni per calcolare il tempo intercorso tra due intervalli temporali, lo ''start'' viene utilizzato per memorizzare il valore del contatore nell'istante d'avvio mentre all'arrivo dello ''stop'' viene memorizzato il valore finale del contatore, facendone una semplice differenza è possibile calcolare il tempo passato. Sapendo che ad ogni incremento del contatore ad ''n<small>bit</small>'' corrisponde un tempo ''t<small>inc</small>'' si può calcolare il tempo massimo misurabile ''Δt_MAX''

Il Shift Clock Fast Counter (SCFC) utilizza dei contatori sincroni per calcolare il tempo intercorso tra due intervalli temporali. Sfruttando strutture relativamente semplici è possibile ottenere contatori molto veloci ad occupazione di area ridotta, grazie a questo è possibile creare strutture di misuratori di tempo con un elevato numero di canali afferenti allo stesso circuito integrato ([[Application specific integrated circuit|ASIC]]). Per aumentare la risoluzione di questi misuratori si utilizza la tecnica di sfasamento del clock su multiple strutture di conteggio.<ref>{{Cita pubblicazione|data=2013-10|titolo=Two novel designs of multi-phase clocked ultra-high speed time counter on FPGA for TDC implementation|rivista=2013 IEEE Nuclear Science Symposium and Medical Imaging Conference (2013 NSS/MIC)|editore=IEEE|pp=1–4|accesso=2019-07-04|doi=10.1109/NSSMIC.2013.6829534|url=http://ieeexplore.ieee.org/document/6829534/}}</ref>

<math display="block">\Delta t_{MAX}=2^{n_{bit}} \cdot t_{inc} </math>

Per aumentare la risoluzione di questi misuratori si utilizza la tecnica di sfasamento del clock su multiple strutture di conteggio.<ref>{{Cita pubblicazione|data=2013-10|titolo=Two novel designs of multi-phase clocked ultra-high speed time counter on FPGA for TDC implementation|rivista=2013 IEEE Nuclear Science Symposium and Medical Imaging Conference (2013 NSS/MIC)|editore=IEEE|pp=1–4|accesso=2019-07-04|doi=10.1109/NSSMIC.2013.6829534|url=http://ieeexplore.ieee.org/document/6829534/}}</ref> Sfruttando strutture relativamente semplici è possibile ottenere contatori molto veloci ad occupazione di area ridotta, grazie a questo è possibile creare strutture di misuratori di tempo con un elevato numero di canali afferenti allo stesso circuito integrato ([[Application specific integrated circuit|ASIC]]).

===Tapped Delay Line Time to Digital Converter===

Il Tapped Delay Line Time to Digital Converter (TDL-TDC) inietta il segnale proveniente dal discriminatore temporale in una catena di elementi ritardatoricon ritardo ''t<small>p</small>'' (TDL), sapendo a priori il ritardo generato da questi elementi è possibile ricavare la distanza temporale tra start e stop contando quanti sono gli stadi che il segnale elettrico ha attraversato. In questa tipologia di TDC lo ''start'' viene iniettata nella TDL mentre lo ''stop'' viene utilizzato per campionare lo stato della catena tramite [[flip-flop]]. Data la facilità di implementazione, questa struttura si presta ad essere integrata in dispositivi [[FPGA]] i cui normalmente non sono costruiti per soddisfare questa tipologia di applicazioni.<ref>{{Cita pubblicazione|nome=Nicola|cognome=Lusardi|data=2019-02-01|titolo=The role of sub-interpolation for Delay-Line Time-to-Digital Converters in FPGA devices|rivista=Nuclear Instruments and Methods in Physics Research Section A: Accelerators, Spectrometers, Detectors and Associated Equipment|volume=916|pp=204–214|accesso=2019-07-04|doi=10.1016/j.nima.2018.11.100|url=http://www.sciencedirect.com/science/article/pii/S0168900218317479|nome2=Fabio|cognome2=Garzetti|nome3=Angelo|cognome3=Geraci}}</ref>

Se ogni elemento di ritardo presenta un ritardo di propagazione ''t<small>p</small>'' ed un numero di elementi ''N'' si può ricavare la massima distanza temporale misurabile con una catena ''Δt_MAX''.