Logica PMOS: differenze tra le versioni

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[[File:CT7004.jpg|thumb|Un circuito integrato di tipo PMOS per la generazione di un segnale di clock (risalente al 1974)]]

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La '''logica PMOS''' utilizza [[MOSFET|transistori a effetto di campo metallo-ossido-semiconduttore (MOSFET)]] con [[drogaggio]] di tipo P per implementare circuiti logici e altri [[circuito digitale|circuiti digitali]]. I [[transistor]] PMOS operano creando uno strato di inversione in un substrato di tipo N. Questo strato di inversione, chiamato canale P, può condurre delle [[lacuna (fisica)|lacune]] tra i terminali ''source'' e ''drain'' di tipo P.

La '''logica PMOS''' si basa sulla logica inversa di [[Logica NMOS|quella NMOS]].

Il canale P viene creato applicando una [[tensione elettrica]] sul terzo terminale, che prende il nome di ''gate''. Come gli altri MOSFET, i transistor PMOS hanno tre modi di operare: in zona di interdizione, in zona di [[triodo]] e in zona di saturazione.

Il PMOS è una [[Transistor a giunzione bipolare|giunzione pnp]]. Source e Drain sono collegati a due regioni di tipo p e il Body è un substrato di tipo n.

La logica PMOS è semplice da progettare e costruire (un MOSFET può essere creato per operare come un resistore, quindi l'intero circuito può essere costruito a partire da [[transistor a effetto di campo]] di tipo PMOS), ma ciò comporta anche diversi difetti. Il problema peggiore è dato dalla presenza di una [[corrente continua]] che attraversa una porta logica PMOS quando la rete di pull-up è attiva, ossia ogni volta che l'uscita è alta, e ciò comporta una dissipazione di potenza statica anche quando il circuito è a riposo.

Come per l'NMOS la tensione VDS (tensione tra Drain e Source) è regolata da un ingresso di Gate.

Inoltre i circuiti PMOS sono lenti nella transizione da segnale alto a basso. Quando effettuano la transizione da basso ad alto, i transistor forniscono una bassa resistenza, e la carica capacitiva in uscita si accumula molto velocemente (come quando si carica un condensatore attraverso una resistenza molto piccola). Ma la resistenza tra l'uscita e il terminale negativo di alimentazione è molto più grande, perciò la transizione alto-basso dura molto di più (come quando si scarica un condensatore attraverso una resistenza grande). L'impiego di un resistore di valore più basso velocizzerà il processo, ma incrementerà di contro la dissipazione di potenza statica. Come se non bastasse, i livelli degli ingressi logici asimmetrici rendono i circuiti PMOS sensibili al rumore.<ref>{{cita libro|titolo=Microwave Engineering: Concepts and Fundamentals|lingua=en|anno=2014|p=629|url=https://books.google.it/books?id=spTNBQAAQBAJ&printsec=frontcover&dq=isbn:1466591420&redir_esc=y#v=onepage&q=pmos&f=false|accesso=14 agosto 2019}}</ref>

La logica ideale dell'uscita del circuito è:

La maggior parte dei circuiti integrati PMOS richiedono un'alimentazione tra i 17 e i 24 volt in corrente continua.<ref>{{cita pubblicazione|url=https://www.fairchildsemi.com/application-notes/AN/AN-77.pdf|titolo=CMOS, the Ideal Logic Family|autore=Fairchild|lingua=es|data=gennaio 1983|p=6|accesso=14 agosto 2019}}</ref> Il microprocessore di tipo PMOS [[Intel 4004]], tuttavia, utilizzava una logica PMOS in [[polisilicio]] anzichè con porte metalliche, consentendo un differenziale di tensione. Per avere una compatibilità con i segnali [[Transistor-transistor logic|TTL]], l'Intel 4004 prevedeva una tensione di alimentazione positiva V_SS=+5V ed una tensione di alimentazione negativa V_DD = -10V.<ref name=ds4004>{{cita pubblicazione|url=http://www.intel.com/Assets/PDF/DataSheet/4004_datasheet.pdf|titolo=Intel 4004 datasheet|lingua=en|p=7|anno=1987|accesso=14 agosto 2019}}</ref>

Tensione LOW -> per un livello logico di tensione di Gate alto (VDD)

Sebbe fosse inizialmente più semplice da costruire,<ref name="nasa">{{cita libro|url=https://ntrs.nasa.gov/archive/nasa/casi.ntrs.nasa.gov/19720065403.pdf|titolo=Microelectronic Device Data Handbook|data=agosto 1966|editore=NASA / ARINC Research Corporation|pp=2-51|edizione=NPC 275-1|lingua=en|accesso=14 agosto 2019}}</ref> la logica PMOS venne in seguito soppiantata dalla [[logica NMOS]], che impiega transistor con canale N ed è più veloce. I moderni circuiti integrati sono invece realizzati con la logica [[CMOS]], che utilizza sia transistor con canale N sia transistor con canale P.

== Porte logiche ==

I MOSFET di tipo P sono sistemati in una cosiddetta "rete di pull-up" (in inglese ''pull-up network'', PUN) tra la porta logica di uscita e la tensione di alimentazione positiva, mentre un resistore è collocato tra la porta logica di uscita e la tensione di alimentazione negativa. Il circuito è progettato in maniera tale che se l'uscita desiderata è alta, allora la rete sarà attiva, creando un percorso di corrente tra l'alimentazione positiva e l'uscita.

Le porte PMOS hanno lo stesso posizionamento delle porte NMOS gates se le tensioni di alimentazione sono invertite.<ref name="nasa" /> Pertanto, per la [[logica negativa|logica attiva-alta]], le [[leggi di De Morgan]] dimostrano che una porta NOR PMOS ha la stessa struttura di una porta NAND NMOS (e viceversa).

{|

|-

| [[File:PMOS-inverter.svg|thumb|upright|[[Invertitore]] PMOS con un resistore di carico]]

| [[File:PMOS-NAND-gate.svg|thumb|upright|Porta [[NAND]] PMOS con un resistore di carico]]

| [[File:PMOS-NOR-gate.svg|thumb|upright|Porta [[Algebra di Boole#NOR|NOR]] con un resistore di carico]]

|}

== Note ==

<references/>

== Bibliografia ==

*{{cita web|url=http://www.quadibloc.com/comp/cp01.htm|titolo=What Computers Are Made From|autore=John J. G. Savard|sito=quadibloc.com |urlarchivio=https://web.archive.org/web/20180702235616/http://www.quadibloc.com/comp/cp01.htm|dataarchivio=2 luglio 2018|accesso=14 agosto 2019}}

Tensione HIGH -> per un livello logico di tensione di Gate basso (0)

{{Portale|informatica|elettrotecnica}}

[[Categoria:Transistor ad effetto di campo]]

[[Categoria:Famiglie logiche]]