Reduced instruction set computer: differenze tra le versioni

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* Pochi tipi gestiti nativamente. Alcuni processori CISC, per esempio, possono gestire nativamente polinomi e numeri complessi, ma ben difficilmente questi tipi saranno gestiti da un processore RISC.

I progetti RISC quasi sempre sviluppano i processori seguendo l'[[architettura Harvard]]. In questa architettura i flussi dei dati e i flussi delle istruzioni sono separati in modo da consentire al processore di funzionare senza interruzione e permettono al processore una gestione più rapida ed efficiente della cache. Questo vuol dire che, se il processore è dotato di cache, il programma non può modificare dinamicamente il suo codice, dato che le modifiche non verrebbero ''viste'' dalla cache del processore. Questo impedisce al [[codice automodificante]] di funzionare su questi processori.

Alcuni dei primi RISC ''pipelined''con pipeline erano dotati di alcune peculiarità non desiderate, la più famosa è la ''[[branch delay slot]]''. La ''branch delay slot'' indica il fatto che ogni volta che il processore incontrava una condizione di salto eseguiva comunque l'istruzione successiva al salto anche se questa istruzione non doveva essere eseguita. Questo è un effetto indesiderato delle pipeline e ad oggi i processori moderni utilizzano particolari accorgimenti (durante i quali il processore è detto essere in ''stallo'') per evitare l'esecuzione dell'istruzione se questa non è realmente necessaria.

=== Primi RISC ===