Bus (informatica): differenze tra le versioni

Versione delle 11:24, 15 giu 2021

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In ogni transazione sul bus:

* un dispositivo prende il controllo del bus;

* invia una richiesta (I/O) a un secondo dispositivo;

* svolta la richiesta, il bus viene liberato per un'altra comunicazione.

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* Uno schema completamente asincrono è affidabile e flessibile ma le interfacce e la logica di controllo sono molto più complicate da realizzare.

Si sente spesso parlare in ambito [[hardware]] della velocità ([[larghezza di banda]]) del '''FSB''', acronimo che sta per [[Front Side Bus]] e identifica il bus interno della scheda madre del caso specifico dell'architettura Intel, che designava l'interconnessione fra ALU o CPU con il northbridge, o gli hub con interfaccia di gestione per la RAM, in contrapposizione con il BSB (backside bus) che connette la CPU alla cache L2 a frequenza massima (cioè alla stessa velocità di lavoro della CPU) . L'FSB è stato sostituito dall'HyperTransport mutuata da PowerPC G5 e poi dagli AMD ai socket Intel-based, ma anche dal canale DMI e dai sistemi UPI, CSI e QPI. In linea generale si può intendere con FSB il canale che connette la CPU alla RAM a una frequenza superiore agli altri bus delle mainboard e rispetto ai bus esterni e di interconnessione. In AMD si usano anche le equivalenti tecnologie LDT.

=== Modalità di connessione ===