SystemVerilog: differenze tra le versioni

Versione delle 13:45, 20 mag 2023

Versione delle 15:27, 20 mag 2023

Riga 2:

{{Linguaggio di programmazione

|nome = SystemVerilog

|immagine = SystemVerilog logo

|autore = [[Synopsys]], successivamente [[IEEE]]

|data = 2002

|versione = IEEE 1800-2017

|utilizzo = Linguaggio di descrizione dell'hardware

|ha_influenzato = Design: [[Verilog]], [[VHDL]], [[C++]],

|paradigmi = A oggetti

|tipizzazione = Statico, debole

|ha_influenzatoinfluenzato_da = Design: [[Verilog]], [[VHDL]], [[C++]],

Verification: [[OpenVera]], [[Java (programming language)|Java]]

|ha_influenzato =

|implementazione_riferimento =

|lingua =

Line 12 ⟶ 18:

}}

'''SystemVerilog''', standardizzato come '''IEEE 1800''', è un linguaggio [[Linguaggio di descrizione hardware|di descrizione]] e verifica dell'hardware utilizzato per modellare, progettare, simulare, testare e implementare sistemi elettronici. SystemVerilog è basato su [[Verilog]] ed è comunemente usato nell'industria dei [[Semiconduttore|semiconduttori]] e della progettazione [[elettronica]] come evoluzione di Verilog. Dal 2008 Verilog e SystemVerilog fanno parte dello stesso standard [[Institute of Electrical and Electronics Engineers|IEEE]].

== Storia ==