SystemVerilog: differenze tra le versioni

Versione delle 23:14, 20 mag 2023

Versione delle 23:16, 20 mag 2023

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* Le definizioni delle porte (inout, input, output) sono ora espanse per supportare una più ampia varietà di [[Tipo di dato|tipi di dati]] : sono supportati i tipi [[Record (informatica)|struct]], enum, real e multidimensionali.

* Il costrutto [[Ciclo for|del ciclo for]] ora consente la dichiarazione automatica delle variabili all'interno dell'istruzione for. [[Struttura di controllo|Il controllo del flusso]] del ciclo è migliorato dalle [[Struttura di controllo|istruzioni ''continue'' e ''break'']].

* SystemVerilog aggiunge un <nowiki><i id="mwBhw">ciclo ''do</i></nowiki> /while'' al costrutto del ciclo <nowiki><i id="mwBh4"><u id="mwBh8">''while</u></nowiki><nowiki></i></nowiki>''.

* [[Costante (informatica)|Le variabili costanti]], cioè quelle designate come non modificabili durante il runtime, possono essere designate mediante l'uso della parola chiave ''const''.

* [[Inizializzazione|L'inizializzazione delle variabili]] può operare sugli array.