Nonostante in linea di principio il funzionamento della memoria NAND flash non sia cambiato a seguito della transizione verso i dispositivi ad integrazione verticale, il processo di produzione e l'architettura fisica del dispositivo hanno subito grosse modifiche per potersi adattare a tale cambiamento. Pur considerando le molte proposte avanzate agli albori di questa tecnologia, si procederà nel seguito a descrivere l'architettura che su tutte ha raggiunto il maggior consenso ed il maggior successo dal punto di vista implementativo: l'architettura a transistore GAA (''Gate-All-Around'') ''charge-trap''.<ref name=":8" />
Il blocco costitutivo fondamentale rimane un transistore capace di modulare in maniera non distruttiva la sua tensione di soglia. L'architettura GAA impone però che questo si sviluppi in simmetria cilindrica, con uno sviluppo concentrico dello stack didella gate. Questo permette il miglior controllo elettrostatico del canale ottenibile su un comune transistore MOS. Il ''layer'' di storageimmagazzinamento non è più costituito da un'isola a carattere metallico flottante all'interno del dielettrico di gate bensì da uno strato di materiale ricco di difetti (tipicamente un [[nitruro di silicio]]). L'archetipo di cella, ovvero il transistore ''charge-trap'', era stato commercializzato anni prima, nel 2002, da [[Advanced Micro Devices|AMD]] e [[Fujitsu]] attraverso lo spin-off congiunto [[Spansion]].<ref>{{Cita web|url=https://thememoryguy.com/the-invention-of-charge-trap-memory/|titolo=The Invention of Charge Trap Memory – John Szedon – The Memory Guy Blog|sito=thememoryguy.com|data=2020-10-22|lingua=en-US|accesso=2023-07-06}}</ref> Le celle sono sviluppate una sull'altra e condividono un ''layer'' di storageimmagazzinamento comune a tutti i transistori della stessa stringa. Benché questo porti a delle complicazioni del punto di vista dell'affidabilità, ciò non costituisce un problema per il funzionamento del dispositivo: mentre in un metallo la carica tende a delocalizzarsi su tutto il volume del materiale, nel nitruro di storage questa viene intrappolata in regioni specifiche e confinate (le trappole). Il contributo della carica intrappolata in un difetto localizzato modifica quindi l'elettrostatica della sola regione attigua, il che permette di continuare a controllare le celle singolarmente e con selettività.<ref name=":8">{{Cita pubblicazione|nome=Andrea|cognome=Silvagni|data=2017-12|titolo=3D NAND Flash Based on Planar Cells|rivista=Computers|volume=6|numero=4|pp=28|lingua=en|accesso=2023-07-06|doi=10.3390/computers6040028|url=https://www.mdpi.com/2073-431X/6/4/28}}</ref>
Un'altra grande differenza rispetto alla controparte planare risiede nel materiale costitutivo del canale. Pur rimanendo silicio, le limitazioni processuali non permettono che questo venga cresciuto in fase completamente cristallina, ma al più in fase [[Policristallo|policristallina]]. Questo impatta non soltanto i meccanismi di conduzione di carica nel canale, i quali non sono più regolati da processi di deriva/diffusione mabensì dall'emissione termoionica ai bordi dei grani monocristallini<ref>{{Cita pubblicazione|nome=Aurelio|cognome=Mannara|nome2=Gerardo|cognome2=Malavena|nome3=Alessandro|cognome3=Sottocornola Spinelli|data=2021-02-01|titolo=A comparison of modeling approaches for current transport in polysilicon-channel nanowire and macaroni GAA MOSFETs|rivista=Journal of Computational Electronics|volume=20|numero=1|pp=537–544|lingua=en|accesso=2023-07-06|doi=10.1007/s10825-020-01598-z|url=https://doi.org/10.1007/s10825-020-01598-z}}</ref>, ma introduce anche una densità di difetti che ha svariate ripercussioni dal punto di vista dell'affidabilità<ref>{{Cita pubblicazione|nome=Jun-Kyo|cognome=Jeong|nome2=Jae-Young|cognome2=Sung|nome3=Woon-San|cognome3=Ko|data=2021-11-15|titolo=Physical and Electrical Analysis of Poly-Si Channel Effect on SONOS Flash Memory|rivista=Micromachines|volume=12|numero=11|pp=1401|lingua=en|accesso=2023-07-06|doi=10.3390/mi12111401|url=https://www.mdpi.com/2072-666X/12/11/1401}}</ref>.
La terza maggiore differenza risiede nell'impossibilità di accedere alla ''p-well'' del wafer, privando così la stringa dell'accesso ad un ''reservoir'' di lacune. Il canale dei transistori risulta infatti non direttamente accessibile ed elettricamente scollegato dal wafer di partenza. Ciò impossibilitarende impraticabile l'operazione di cancellazione così come veniva eseguita sulle NAND flash planari. La soluzione che si è sceltiscelto di adottare è stata quella di far leva su un processo fisico differente per iniettare lacune nel canale di poli-silicio, ovvero l'iniezione di portatori positivi attraverso un processo di ''tunneling'' banda-banda sviluppato agli estremi della stringa, sui selettori di ''source'' e ''drain''<ref>{{Cita pubblicazione|nome=Yohan|cognome=Kim|nome2=Soyoung|cognome2=Kim|data=2023-04|titolo=A Process-Aware Compact Model for GIDL-Assisted Erase Optimization of 3-D V-NAND Flash Memory|rivista=IEEE Transactions on Electron Devices|volume=70|numero=4|pp=1664–1670|lingua=inglese|accesso=2023-07-06|doi=10.1109/TED.2023.3246024|url=https://ieeexplore.ieee.org/document/10053635}}</ref><ref name=":6">{{Cita libro|nome=Gerardo|cognome=Malavena|titolo=Modeling of GIDL–Assisted Erase in 3–D NAND Flash Memory Arrays and Its Employment in NOR Flash–Based Spiking Neural Networks|url=https://doi.org/10.1007/978-3-030-85918-3_4|accesso=2023-07-06|collana=SpringerBriefs in Applied Sciences and Technology|data=2022|editore=Springer International Publishing|lingua=en|pp=43–53|ISBN=978-3-030-85918-3|DOI=10.1007/978-3-030-85918-3_4}}</ref>.
