|
[[File:Schema Cell.png|thumb|upright=1.8|Architettura del processore]]
[[File:PPE (Cell).png|thumb|upright=1.8|Schema unità PPE]]
Sebbene Cell possa avere molte configurazioni, la versione base prevede un'unità chiamata ''Power Processing Element'' (''PPE'') e 8 unità "Synergistic Processing Element" ("SPE"). L'unità PPE non è il processore primario infatti; il suo compito è quello di controllare e sincronizzare le unità SPE che dovranno eseguire la maggior parte delle computazioni.
Il PPE è un insieme di chip che comprende un PXU, cioè un'unità logica di elaborazione per Fixedoperazioni in virgola fissa e [[Numero in virgola mobile|Floatingvirgola pointmobile]], e contiene in aggiunta i registri SIMD (in totale ha 32 registri a 128 bit), 2 [[CPU cache|cache]] L1 ambedue di 32Kb ma32KkB (una per dati e l'altra per il codice), e inoltre possiede anche una cache L2 unificata per dati e codice, L2grande da 512Kb512kB. Può accedere direttamente alla memoria principale tramite chiamata [[Direct Memory Access|DMA]]. Questa unità inoltre può elaborare 2 [[Thread (informatica)|thread]] simultaneamente (l'insieme tra PXU e cache L1 è il PPU)<ref>che significa?</ref>. La SPE è un insieme di chip che comprende un SXU, cioè un'unità logica formata da due [[Pipeline dati|pipeline]] concorrenti, una per il carico in prefetching dei dati e l'altra per l'elaborazione in Fixedvirgola fissa e Floating[[Numero pointin virgola mobile|virgola mobile]]; tuttavia hanno registri solo registri SIMD unificati (128 a 128bit)<ref>che significa?</ref>. Possiede inoltre una LS o localLocal storageStorage, di 256Kb256kB ad alta velocità ed è l'unica memoria a cui la SXU può accedere,; infatti, se essa ha bisogno di un'informazione dalla memoria principale, interviene un altro chip contenuto nella SPE, cheil si chiamacosiddetto MCF (Memory Flow Controller) e che ha il compito di portare dalla memoria principale (tramite chiamate DMA) o eventualmente anche dalle altre LS, l'informazione alla sua LS. (L'insieme tra SXU e LS è la SPU)<ref>che significa?</ref> inoltre le SPE elaborano un solo thread ma molto più velocemente dei normali PPE.
I processori comunicano fra loro per mezzo dell'EIB (Element Interconnect Bus), che lavora alla metà della [[frequenza]] del processore e comunicano con l'esterno con il [[Bus (informatica)|bus]] FlexIO a 6,4 GHz (ma la frequenza è variabile, ad esempio, quello del Cell integrato nella Playstation 3 lavora a 5 GHz) e con la memoria attraverso un bus XDR ([[Extreme Data Rate]]) a 3,2 GHz: Siasia FlexIO che XDR si basano su tecnologie di [[Rambusrambus]] e sono gestiti da controller integrati nel chip. Grazie ad un accordo stipulato con Rambus nel [[2003]], le memorie XDR DRAM che equipaggiano i dispositivi basati sull'architettura Cell-based vengono prodotte direttamente da Sony e Toshiba.
Nelle architetture finora prodotte gli SPE sono ottimizzati per il calcolo su singola precisione; ogni SPE è dotato di 4 [[Unità aritmetica e logica|ALU]] a 2 stadi per dati a singola precisione e può dunque eseguire sino ad 8 operazioni contemporaneamente. Gli SPE supportano anche il calcolo su dati a precisione doppia ma non dispongono di unità specializzate,; tali calcoli sono eseguiti dadagli quelliSPE per la precisione singola con prestazioni circa 1/8 rispetto a quelle sua precisione singola. Sono comunque previste implementazioni successive dell'architettura che supportino adin hardware la precisione doppia non pagando dunque queste penalizzazioni.
[[Toshiba]] ha sviluppato un co-processore con 4 SPE, ma senza PPE, chiamato [[SpursEngine]] e progettato per accelerare il 3D e gli effetti speciali dei film nei prodotti elettronici di massa (es. [[PlayStation 3]]).
| 