Zero instruction set computer: differenze tra le versioni
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In informatica, '''Zero instruction set computer''' ('''ZISC'''), indica un processore basato sul [[pattern matching]] e non dotato di [[microcodice]] e di istruzioni.
L'[[acronimo]] ZISC è stato scelto per la somiglianza con il ben più famoso acronimo RISC ([[reduced instruction set computer]]).
La tecnologia ZISC si basa sull'utilizzo di [[Rete neurale artificiale|reti neurali]]. L'idea venne a Guy Paillet che insieme a Pascal Tannhof la svilupparono nella sede [[IBM]] di Parigi.
La prima versione del chip ZISC conteneva 36 celle contenenti un [[neurone]] artificiale che può essere pensato come un piccolo processore parallelo. Ogni neurone riceveva in ingresso un vettore contenente fino a [[64 bit]] e lo confrontava con un pattern in memoria, se il neurone trovava corrispondenza emetteva un segnale in uscita. L'uscita del processore conteneva i neuroni che avevano individuato il pattern.
Il parallelismo era il punto di forza del processore che rispetto a un classico processore eliminava il caricamento seriale dei dati e del pattern da confrontare. Inoltre lo ZISC era scalabile, per aumentare le prestazioni basta aggiungere dispositivi ZISC senza nel contempo ottenere una riduzione della velocità di elaborazione. Unità con migliaia di neuroni potrebbero essere realizzati con semplicità. L'ultimo dispositivo ZISC ha 78 neuroni funzionanti a 50 Megahertz ed è in grado di individuare un'informazione tra un milione di dati in un secondo. La nuova generazione di ZISC dovrebbe essere dotata di 1000 neuroni.
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