SystemVerilog: differenze tra le versioni
Contenuto cancellato Contenuto aggiunto
Asbsbsbsbdn Etichette: Annullato Modifica da mobile Modifica da applicazione mobile Modifica da applicazione Android App section source |
m Annullate le modifiche di 109.53.10.47 (discussione), riportata alla versione precedente di Gaux Etichetta: Rollback |
||
Riga 3:
|immagine =
|autore = [[Synopsys]], successivamente [[IEEE]]
|data = 2002
|versione = IEEE 1800-2017
|utilizzo = [[Linguaggio di descrizione hardware]]
|paradigmi = Design: [[programmazione strutturata]], verifica: [[programmazione orientata agli oggetti]]
|tipizzazione = Statico, debole
|influenzato_da = Design: [[Verilog]], [[VHDL]], [[C++]],
Verifica: [[OpenVera]], [[Java (programming language)|Java]]
|ha_influenzato =
|implementazione_riferimento =
|lingua =
|licenza =
|sito_web =
}}
'''SystemVerilog''', standardizzato come '''IEEE 1800''', è un linguaggio [[Linguaggio di descrizione hardware|di descrizione]] e verifica dell'hardware utilizzato per modellare, progettare, simulare, testare e implementare sistemi elettronici. SystemVerilog è basato su [[Verilog]] ed è comunemente usato nell'industria dei [[Semiconduttore|semiconduttori]] e della progettazione [[elettronica]] come evoluzione di Verilog. Dal 2008 Verilog e SystemVerilog fanno parte dello stesso standard [[Institute of Electrical and Electronics Engineers|IEEE]].
| |||