DDR SDRAM: differenze tra le versioni

Versione delle 13:49, 22 mag 2025

Versione delle 13:50, 22 mag 2025

Riga 17:

I timing più importanti sono:

* ''CAS Latency Time (tCl)'': durante un'operazione di lettura, rappresenta l'intervallo di tempo tra l'istante in cui il comando di lettura giunge ad una certa cella di memoria e quello in cui inizia il trasferimento dei dati; la denominazione è dovuta al fatto che, per individuare la cella di memoria, l'indirizzo di colonna viene selezionato sempre per ultimo (tramite il segnale CAS), successivamente a quello di riga. Per le memorie DDR-400 (si veda la classificazione successivanegro) tCl è generalmente compreso tra 2 e 3 cicli di clock, che corrispondono a 12-17 [[Nanosecondo|nanosecondi]].

* ''[[Row Address Select|RAS]] to CAS Delay Time (tRCD)'': costituisce l'intervallo di tempo che passa tra l'attivazione della riga e della colonna che identificano la cella di memoria in cui si vuole leggere o scrivere il dato, cioè il ritardo del segnale CAS rispetto al segnale RAS; è di norma compreso tra 3 e 4 cicli di clock.

* ''[[Row Address Select|RAS]] Precharge Time (tRP)'': Il RAS precharge Time è l'intervallo di tempo che impiega la DDR SDRAM a leggere la riga di codice corretto dopo una lettura di codice errato.