Intel QuickPath Interconnect: differenze tra le versioni

Versione delle 21:01, 17 apr 2024

Versione attuale delle 21:24, 19 ott 2025

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Lo scopo di Intel, grazie anche all'adozione del nuovo BUS QPI, è quello di standardizzare l'interfaccia dei processori [[IA-32]] e [[IA-64]] attraverso la "[[Common Platform Architecture]]" (CPA), una tecnologia che renderà Itanium e [[Xeon]] "intercambiabili". Intel promette che nel futuro sarà possibile sostituire un processore Xeon con un Itanium 2 sulla stessa piattaforma [[hardware]] senza la necessità di altri interventi.

Ad accompagnare Tukwila come primo chip Intel con controller di memoria integrato sul fronte Itanium 2, doveva essere [[Whitefield (hardware)|Whitefield]] sul fronte Xeon, il cui sviluppo però è stato interrotto il 25 ottobre [[2005]] per motivi non meglio precisati da parte di Intel. A prendere il suo posto è stato [[Tigerton (hardware)|Tigerton]] che include una connessione diretta dal [[chipset]] ad ogni singolo processore ma non il nuovo BUS seriale che è arrivato solo con l'architettura [[Nehalem (hardware)|Nehalem]], il cui primo esponente nel panorama Xeon MP sarà molto probabilmente [[Beckton (processore)|Beckton]]. Tra i moltissimi obiettivi di Intel vi è anche quello di parificare i costi dell'hardware Itanium e Xeon, in questo modo gli utenti avranno la libertà di decidere quale architettura scegliere.

== Caratteristiche tecniche ==

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immediatamente la banda disponibile tra il processore e il chipset; più precisamente, questo è vero in condizioni ideali, in cui il numero di letture e scritture sul BUS è identico (o molto simile), mentre nel caso peggiore, in cui siano presenti solamente trasferimenti di dati in un'unica direzione, la prestazioni di QPI sono al limite identiche a quelle permesse dall'ultima evoluzione del BUS Quad Pumped. Dato però che a differenza del BUS tradizionale che viene condiviso tra tutti i componenti del sistema, processore, chipset e memoria, ogni collegamento QPI è dedicato allo scambio dati tra ciascuna coppia di componenti, è chiaro come le prestazioni di QPI saranno sempre maggiori in tutti gli scenari reali.

L'intera architettura Nehalem e lo stesso BUS QPI sono stati progettati per essere altamente scalabili e a dimostrazione di questo fatto si può citare il fatto che esistono diversi progetti diversificati in base al numero di collegamenti QPI e alla loro frequenza di funzionamento. I processori Bloomfield già presentati integrano un solo collegamento, mentre [[Gainestown]] che sarà alla base dei prossimi Xeon DP per sistemi [[biprocessore]] ne avrà 2; la versione destinata al settore dei server [[multiprocessore]], [[Beckton (processore)|Beckton]] invece, ne avrà 4 e non è esclusa una versione da ben 8 collegamenti QPI distinti, rendendo di fatto possibile la costruzione di sistemi server fino a 8 vie basati su questi processori, che siano in grado di scambiare informazioni tra di loro direttamente oppure di essere collegati sempre in modo diretto ad un elevato numero di periferiche. Nel settore server, sembra che la tecnologia QPI verrà implementata mediante 2 collegamenti a piena ampiezza e 2 a mezza ampiezza, per un totale di 32 GB di banda a disposizione.

{{Bus computer}}