Plesiochronous Digital Hierarchy: differenze tra le versioni

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L'esatto tasso (rate) dei dati è controllato da un orologio interno all'apparato che genera il flusso a 2048000 bit/s (2 Mbit/s, dove 1 M=1024000). Esso però può subire delle piccole variazioni dell'ordine di (+/- 50ppm). Ciò significa che flussi di dati differenti a 2 Mbit/s possono funzionare a tassi un po' differenti l'uno dall'altro.

I flussi a 2 Mbit/s così creati sono poi raggruppati in gruppi da 4 (quindi 4x2 Mbit/s= 8 Mbit/s) per creare un unico flusso ad 8 Mbit/s. Ciò èsi fattoottiene prendendo 1un bit dal flusso # 1, seguito da 1un bit dal flusso # 2, poi dalda uno del flusso # 3 e infine uno dal flusso # 4 e così via. Tale operazione è realizzata da un apparato chiamato [[multiplexer]]. Il multiplexer inserisce, inoltre, degli slot aggiuntivi per rendere possibile la decodifica del flusso da 8 Mbit/s dal multiplexer ricevente. Tali slot vengono chiamati bit di giustificazione (''"justification"'') o di riempimento (''"stuffing"'').

In definitiva il flusso di dati risultante dal processo funzionerà a 8448000 bit/s (circa 8 Mbit/s). Tecniche simili sono usate per unire insieme quattro flussi da 8 Mbit/s, ottenendo un flusso da 34 Mbit/s e; quattro flussi da 34 Mbit/s, ottenendo un flusso da 140 Mbit/s e quattro flussi da 140 Mbit/s, ottenendo un flusso da 565 Mb/s.

Poiché ciascuno dei quattro flussi di dati a 2 Mbit/s non funziona necessariamente allo stesso tasso, deve essere fatta una certa compensazione. Il multiplexer trasmittente unisce i quattro flussi di dati supponendo che stiano funzionando al loro tasso massimo. Ciò significa che il multiplexer ricevente si aspetterà che sia già arrivato lo slot seguente quando ancora esso non sarà arrivato. Per evitare ciò il multiplex trasmittente segnala al ricevente la mancanza di uno slot. Ciò consente che il multiplexer ricevente ricostruisca correttamente i dati originali per ciascuno dei quattro flussi di dati da 2 Mbit/s.

Poiché ciascuno dei quattro flussi dida dati a 2 Mbit/smultiplexare non funziona necessariamente allo stesso tasso, deveè esserenecessario fattaun unameccanismo certadi compensazione. Il multiplexer trasmittente unisce i quattro flussi di dati supponendo che stiano funzionando al loro tasso massimo. Ciò significa che il multiplexer ricevente sipotrebbe aspetteràaspettarsi che sia già arrivato lo slot seguentesuccessivo quando ancorainvece essodeve nonancora saràarrivare: arrivato. Perper evitare ciò il multiplex trasmittente segnala al ricevente la mancanza di uno slot. CiòQuesto consente che ilal multiplexer ricevente ricostruiscadi ricostruire correttamente i dati originali per ciascuno dei quattro flussi di dati da 2 Mbit/s.

In definitiva il flusso di dati risultante dal processo funzionerà a 8448000 bit/s (circa 8 Mbit/s). Tecniche simili sono usate per unire insieme quattro flussi da 8 Mbit/s, ottenendo un flusso da 34 Mbit/s e quattro flussi da 34 Mbit/s, ottenendo un flusso da 140 Mbit/s.

[[Immagine:Gerarchia_PDH.png|thumb|center|500px|Schema di multiplazione di un sistema PDH]]