Intel Core Microarchitecture: differenze tra le versioni

Versione delle 14:46, 2 set 2009

Versione delle 13:52, 20 nov 2009

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==== Wide Dynamic Execution ====

[[ImmagineFile:Intel Core2 arch.svg|thumb|right|300px|Architettura Core 2]]

Attraverso questa tecnologia è possibile eseguire più istruzioni per ciclo di [[clock]] rispetto a quanto era possibile nei processori basati sulle architetture precedenti. Ogni core può ora completare 4 istruzioni contemporaneamente, contro le 3 consentite da NetBurst. La lunghezza della [[Pipeline dati|pipeline]] si è accorciata molto rispetto a quella impiegata precedentemente, infatti il primo processore Netburst, ovvero il Pentium 4 [[Willamette]], aveva una pipeline a 20 stadi che erano poi saliti a ben 31, nell'ultima evoluzione del Pentium 4, il core [[Prescott]]. L'architettura "Core" invece riprende la pipeline sviluppata già per il processore [[Yonah]] ed è a 14 stadi. È necessario sottolineare come una pipeline più corta sia meno vulnerabile ai salti nella successione di istruzioni e nella lettura di dati dalla memoria [[RAM]], anche se rende più difficile raggiungere frequenze di clock elevate: si tratta "solo" di trovare il giusto bilanciamento.

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==== Advanced Smart Cache ====

Anche in questo caso si tratta di una tecnologia che Intel ha testato già con il processore Yonah; La [[cache]] L2 di un processore [[dual core]] viene finalmente condivisa da ciascun core. I vantaggi di tale tecnologia sono molteplici, infatti se da una parte viene minimizzato il traffico di dati sul [[BUS]] rispetto ad una soluzione dual core a 2 cache separate, dall'altra consente ad un core di utilizzare l'intera cache nel caso in cui l'altro core fosse al momento inattivo, cosa che può facilmente accadere con tutte quelle applicazioni che non sono in grado di sfruttare la presenza di più di un core in un sistema. Un altro vantaggio che deriva da questo tipo di implementazione è l'impossibilità che uno stesso dato possa essere duplicato nella cache L2, cosa che poteva accadere con i Pentium D dove le cache, essendo separate per ciascun core, potevano contenere dati replicati.

==== Smart Memory Access ====

La presenza di una cache L2 unificata di grandi dimensioni richiede una maggiore attenzione nel suo sfruttamento per non limitarne l'efficienza. Un processore dual core basato sulla nuova architettura integra 8 unità [[prefetch|prefetcher]]er: più precisamente, si tratta di 2 ''data prefetcher'' e 1 ''istruction prefetcher'' per ciascun core e altri 2 prefetcher come parte della cache L2 condivisa. Lo scopo del prefetcher è quello di leggere i dati all'interno di un'unità ad alto livello usando un algoritmo invasivo. Questo è progettato per fornire dati che devono essere forniti velocemente, riducendo le latenze e incrementando l'efficienza. I prefetchers di memoria monitorizzano costantemente i modelli d'accesso di memoria, tentando di prevedere se qualche dato possa essere inserito nella cache L2, nel caso in cui questi dati possano essere richiesti successivamente.

Attraverso altri miglioramenti vari, si è potuto ottenere un generale abbassamento delle latenze di accesso alla memoria [[RAM]]: accade spesso infatti, che il caricamento delle istruzioni debba attendere l'esecuzione di altre istruzioni. Il cosiddetto "''Memory Disambiguation Predictor''" dovrebbe limitare al massimo la possibilità di ambiguità della memoria in modo da sfruttare meglio la pipeline ed evitare svuotamenti a causa di dati non ancora disponibili. Si tratta di una innovazione che va a risolvere un vero [[Tallone di Achille|tallone d'Achille]] della precedente architettura NetBurst.

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Già a partire dagli inizi del [[2006]], Intel ha iniziato a seguire una "linea" che appare molto ragionevole per limitare gli imprevisti delle innovazioni tecnologiche necessarie al rinnovamento generazionale dei propri processori, e che è stata recentemente soprannominata dallo stesso produttore, "[[Intel Tick-Tock|Tick-Tock]]": prima viene introdotta una nuova tecnologia produttiva sulla base di un'architettura già collaudata (la fase "''Tick''"), e in seguito questa viene adottata su una nuova architettura quando la produzione con un determinato processo è ormai avviata con ottimi risultati e [[resa produttiva|rese]] elevate (la fase "''Tock''"). I primi esponenti di questa nuova filosofia di progetto, sono stati i processori [[Pentium D]] [[Presler]] (che avevano praticamente la stessa architettura dei precedenti [[Smithfield]]) con cui è stato introdotto il processo produttivo a 65 nm (quindi facevano parte della fase "''Tick''"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel è passata alla nuova architettura "Core" dei Core 2 Duo, prodotta sempre a 65 nm (appartenente alla fase "''Tock''").

In maniera analoga, tra la fine del [[2007]] e l'inizio del [[2008]], Intel ha presentato i processori [[Penryn (computer)|Penryn]] e [[Wolfdale]] che sono in sostanza dei [[die-shrink]] del Core 2 Duo, a 45 nm (fase "Tick"). A fine [[2008]], quando anche questo processo produttivo era ormai a punto, è arrivata la nuova architettura, Nehalem (fase "''Tock''"). La sua evoluzione Westmere sarà costruita a 32 nm tra la fine del [[2009]] e l'inizio del [[2010]], in modo da collaudare anche questa tecnologia in vista dell'architettura successiva Sandy Bridge appunto. L'intenzione, molto ambiziosa, è quella di migliorare il rapporto performance/watt del 300% entro la fine del decennio.

Questa metodologia di sviluppo, nelle intenzioni di Intel, minimizza i rischi propri dell'adozione di una nuova tecnologia produttiva con un'architettura a sua volta completamente nuova, consentendo ai progettisti di concentrarsi, ad anni alterni, a risolvere solo una delle due tipologie di problematiche.

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| rowspan="6" | 65 nm

| rowspan="3" | 2

| rowspan="3" | L1=2x64KB<BRbr />L2=4MB

| Desktop

| rowspan="5" | [[2006]]

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| [[Kentsfield]]

| rowspan="5" | 4

| rowspan="3" | L1=4x64KB<BRbr />L2=2x4MB

| Desktop

|- align="center" |

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| [[Yorkfield]]

| rowspan="5" | 45 nm

| rowspan="2" | L1=4x64KB<BRbr />L2=2x6MB

| Desktop

|- align="center" |

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| [[Wolfdale]]

| rowspan="2" | 2

| rowspan="2" | L1=2x64KB<BRbr />L2=6MB

| Desktop/Server DP

| rowspan="3" | [[2008]]

Riga 147:

| [[Dunnington]]

| 6

| L1=6x64KB<BRbr />L2=3x3MB<BRbr />L3=16MB

| Server MP

|}

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[[en:Intel Core (microarchitecture)]]

[[es:Intel P8]]

[[fr:Intel Core Architecture(microarchitecture)]]

[[ja:Coreマイクロアーキテクチャ]]

[[ko:코어 마이크로아키텍처]]