Generic Array Logic: differenze tra le versioni

Versione delle 23:33, 19 gen 2010

Versione delle 23:37, 19 gen 2010

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{{WS|elettronicaingegneria|novembregennaio 20092010}}

[[Image:MMI PAL 16R6.jpg|thumb|PAL 16R6 della MMI in versione 20-pin DIP]]

[[File:AMD PAL 22V10.jpg|thumb|22V10 della AMD in versione 24-pin DIP]]

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La struttura di una PAL, derivata da quella delle [[Programmable logic array|PLA]], è basata sul fatto che qualsiasi funzione logica può essere descritta tramite somme di prodotti logici. Un dispositivo PAL presenta una matrice d'ingresso costituita da porta [[Algebra_di_Boole#AND|AND]] collegate ad una serie di [[Algebra_di_Boole#OR|OR]] le cui uscite sono indirizzate sui [[pin]] d'uscita del dispositivo. La matrice delle AND è programmabile e, pertanto, consente di effettuare il prodotto logico con qualsiasi combinazione di ingressi primari.

== Voci correlate ==

[[Categoria:Dispositivi elettronici]]

*[[Programmable logic array|PLA]]

*[[CPLD]]

*[[FPGA]]

[[categoria:elettronica digitale]]

[[de:Programmable Array Logic]]