「Design Compiler」の版間の差分

2009年9月15日 (火) 12:05時点における版

2010年7月3日 (土) 12:49時点における版

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[[半導体]]ベンダーが作成したライブラリを使って、ネットリスト（配線情報）化される。

米[[シノプシス]]社が開発・販売しており、[[20072010年]]現在、[[集積回路]]、特に[[ASIC]]製造に用いる論理合成ツールの[[デファクトスタンダード]]となっている。

== Design Compiler を用いた論理合成の流れ ==

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=== ハードウェアの設計 ===

作成したいハードウェアを設計し、それをVerilog HDL 、VHDLなどのハードウェア記述言語や[[真理値表]]を用いて[[論理を記述]]する。Design Compiler では Verilog HDL 、VHDLで記述した論理記述が使用できる。

ただし記述は[[レジスタ転送レベル]]でなければならない。