Intel Core Microarchitecture: differenze tra le versioni

Versione delle 14:22, 17 ott 2010

Versione delle 20:50, 4 dic 2010

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==== Advanced Smart Cache ====

Anche in questo caso si tratta di una tecnologia che Intel ha testato già con il processore Yonah; La [[cache]] L2 di un processore [[dual core]] viene finalmente condivisa da ciascun core. I vantaggi di tale tecnologia sono molteplici, infatti se da una parte viene minimizzato il traffico di dati sul [[BUSBus (informatica)|bus]] rispetto ad una soluzione dual core a 2 cache separate, dall'altra consente ad un core di utilizzare l'intera cache nel caso in cui l'altro core fosse al momento inattivo, cosa che può facilmente accadere con tutte quelle applicazioni che non sono in grado di sfruttare la presenza di più di un core in un sistema. Un altro vantaggio che deriva da questo tipo di implementazione è l'impossibilità che uno stesso dato possa essere duplicato nella cache L2, cosa che poteva accadere con i Pentium D dove le cache, essendo separate per ciascun core, potevano contenere dati replicati.

==== Smart Memory Access ====

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* '''Nuovo Divider Radix-16''': velocizza le applicazioni di calcolo scientifico in cui sono particolarmente frequenti elaborazione legate alle divisioni. Rispetto all'architettura originale è possibile processare 4 [[bytes]] per ciclo di clock contro 2; dovrebbe essere migliorata anche la latenza di alcune operazioni in [[virgola mobile]].

* '''Operazioni di [[virtualizzazione]] migliorate''': la tecnologia di virtualizzazione [[Vanderpool]] ha subito un'ottimizzazione in modo da velocizzare le modalità attraverso le quali il processore passa da una [[macchina virtuale]] all'altra, con incrementi prestazionali che dovrebbero variare dal 25% al 75% a seconda del tipo di applicazioni.

* '''Nuove istruzioni SSE4''': inizialmente previste già per la prima generazione di processori basati su architettura "Core", il set di istruzioni [[SSE4]] è stato successivamente rimandato ai processori a 45 nm. Si tratta di istruzioni che consentono di migliorare notevolmente le prestazioni in ambito multimediale soprattutto nella codifica/decodifica di flussi video ad alta definizione. Più precisamente sono state implementate solo 47 delle 54 istruzioni previste dal set SSE4 vero e proprio e per questo motivo Intel indica le nuove istruzioni inserite nelle evoluzioni a 45 nm dell'architettura Core, come SSE4.1 (dove .1 indica la prima versione); l'intero set delle istruzioni, indicato come SSE4.2 verrà incorporato solo nella futura architettura [[Nehalem (hardware)|Nehalem]], successiva alla Core.

* '''Aumento della cache L2 del 50%''': in tutti i prodotti della nuova generazione la [[cache]] L2 è aumentata del 50%, diventando di 6 MB nei dual core e 12 MB nei quad core, e inoltre ha un'[[CPU cache#Associatività|associatività]] passata da 16 a 24 livelli. Questa modifica consente di ottenere un "''hit rate''", cioè un "tasso di successo" nel fornire il dato richiesto dal processore per l'elaborazione, che sia sufficientemente elevato e allo stesso tempo poter mantenere valori di latenza non eccessivamente alti.

* '''BUS fino a 1333 MHz''': sebbene introdotto anche nelle ultime evoluzioni dei core a 65 nm, è nei prodotti a 45 nm che il nuovo BUS a 1333 MHz ha trovato la propria collocazione definitiva consentendo, soprattutto nei quad core, di ridurre il collo di bottiglia nello scambio di informazioni tra i vari core e la RAM.