Field Programmable Gate Array: differenze tra le versioni
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===Blocchi di ingresso/uscita===
I blocchi di ingresso/uscita si occupano della gestione dei segnali da e verso l'esterno del FPGA attraverso il controllo dei pin del chip. Nei dispositivi Xilinx, per esempio, ogni IOB controlla un pin che può essere configurato come input, output, bi-direzionale o tri-state. Posizionati lungo il perimetro della matrice di CLB, gli IOB della famiglia Virtex sono composti da flip-flop dedicati alla sincronizzazione dei dati, da multiplexer che gestiscono i segnali in modalità DDR (''Double Data Rate'') e da buffer per la gestione dei diversi standard logici. I buffer permettono inoltre di controllare la rapidità di commutazione del segnale, detta slew rate, per comunicazioni in alta frequenza con i dispositivi esterni, mentre il buffer in ingresso è a soglia programmabile per consentire l'interfacciamento del dispositivo FPGA con diversi standard logici quali [[transistor-transistor logic|TTL]], CMOS o PCI. Sono inoltre presenti delle resistenze di pull-up/pull-down che permettono di caratterizzare lo stato del piedino nelle situazioni di alta impedenza.
===Linee di interconnessione===
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